KR100691943B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, CVD 계열의 희생막을 고전압 게이트 산화막 상에 형성하고, 희생막 상에 감광막 마스크 패턴을 형성함으로써, 감광막 잔류로 인한 결함을 방지할 수 있고, 셀 및 저전압 소자 영역에 형성된 고전압 게이트 산화막의 일부를 잔류시켜 식각액에 의한 반도체 기판의 손상을 방지할 수 있으며, 고전압 게이트 산화막의 일부를 CVD 계열의 물질막으로 대체함으로써, 고전압 게이트 산화 타겟을 감소시켜 고전압 소자 영역과 셀 및 저전압 소자 영역간의 단차를 줄일 수 있으며, 희생막으로 이해 고전압 게이트 산화막의 리세스 비율을 작게 할 수 있는 반도체 소자의 제조 방법을 제공한다.
고전압 게이트 산화막, 셀 및 저전압 게이트 산화막, 감광막 잔류
Description
도 1은 종래의 문제점을 설명하기 위한 SEM 사진이다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 고전압 소자용 게이트 산화막
30 : 희생막 40 : 감광막 패턴
50 : 셀 및 저전압 소자용 게이트 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 게이트 절연막 형성 방법에 관한 것이다.
데이터 플래시 소자를 구현함에 있어서, 선택 트랜지스터(Selective Transistor)를 사용하기 때문에 게이트 절연막으로 고전압 소자용 게이트 산화막 보다는 이보다 얇은 두께의 터널 산화막을 사용하고 있다. 이때 종래에는 고전압 소자용 게이트 산화막을 먼저 형성한다. 이후 터널 산화막을 형성함에 있어서, 고전압소자 영역을 마스크로 보호하고, 셀 및 저전압 소자 영역의 고전압 소자용 게이트 산화막을 제거한 다음, 터널 산화막을 형성하였다.
도 1은 종래의 문제점을 설명하기 위한 SEM 사진이다.
도 1을 참조하면, 종래의 공정은 고전압 소자 영역에만 감광막 패턴이 형성되도록 하기 위해 마스크 작업을 실시하게 되어 고전압 소자 영역을 제외한 감광막을 제거한다. 하지만, 감광막과 산화막간의 비정상적인 반응에 의하여 감광막 잔류(Residue)가 형성되는 영역이 발생한다. 이는 고전압 소자용 게이트 산화막 제거 공정시 셀 및 저전압 소자영역의 고전압 소자용 게이트 산화막이 감광막 잔류로 인해 제거되지 않는 영역이 발생하는 문제가 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 고전압 산화막 상에 소정의 희생막을 형성한 다음, 희생막 상에 감광막 패턴을 형성함으로써, 감광막의 잔류 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 고전압 소자 영역과, 셀 및 저전압 소자 영역이 정의된 반도체 기판상에 고전압 소자용 게이트 절연막과 희생막을 순차적으로 형성하는 단계와, 상기 셀 및 저전압 소자 영역에 형성된 상기 희생막을 제거하고, 후속 세정 공정시 상기 반도체 기판의 손상을 방지하기 위하여 상기 고전압 소자용 게이트 절연막의 일부를 제거하는 단계와, 세정공정을 실시하여 상기 고전압 소자 영역의 상기 희생막의 일부를 제거하고, 상기 셀 및 저전압 소자 영역의 잔류하는 상기 고전압 소자용 게이트 절연막을 제거하는 단계, 및 전체 구조상에 셀 및 저전압 소자용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
바람직하게, 상기 희생막은 화학적 기상 증착법을 이용한 산화막 계열의 물질막인 DSC-HTO막 또는 TEOS막을 이용하여 50 내지 100Å 두께로 형성할 수 있다.
바람직하게, 상기 셀 및 저전압 소자 영역의 상기 희생막의 제거와 상기 고전압 소자용 게이트 산화막의 제거는 BOE 용액을 이용하여 실시하되, 상기 고전압 소자용 게이트 산화막이 10 내지 40Å두께 만큼 잔류되도록 할 수 있다.
바람직하게, 상기 셀 및 저전압 소자용 게이트 산화막은 750 내지 850℃의 온도에서 습식 산화를 실시하여 형성하고, N2O 가스를 1 내지 10slm 흘려주면서 900 내지 1000℃의 온도내에서 어닐을 진행하여 70 내지 100Å 두께로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 고전압 소자 영역(A)과, 셀 및 저전압 소자 영역(B)이 정의된 반도체 기판(10)상에 고전압 소자용 게이트 산화막(20)을 형성하고, 고전압 소자용 게이트 산화막(20)상에 희생막(30)을 형성한다.
고전압 소자용 게이트 산화막(20) 형성전에 소정의 이온주입 공정을 실시하여 웰과 문턱 전압 조절을 위한 이온층을 형성할 수도 있다. 또한, 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation) 공정을 실시하여 소자간 전기적으로 분리하기 위한 소자 분리막을 형성할 수도 있다. 또한, H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시할 수 있다.
고전압 소자용 게이트 산화막(20)을 건식 또는 습식 산화방식으로 750 내지 850℃의 온도에서 250 내지 350Å두께로 형성하는 것이 바람직하다. 고전압 소자용 게이트 산화막(20) 형성후, 900 내지 910℃의 온도범위에서 N2가스를 이용하여 20 내지 30분간 어닐(Anneal)을 진행하여 반도체 기판(10)과의 계면 결함밀도를 최소화 하는 것이 바람직하다. 고전압 소자용 게이트 산화막(20)은 후속 공정에 의해 형성되는 희생막(30)의 두께만큼 작게 형성하는 것이 바람직하다.
희생막(30)은 화학적 기상 증착법(CVD)을 이용한 산화막 계열의 물질막을 사용하는 것이 바람직하다. 희생막(30)은 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 형성된 DSC-HTO막 또는 TEOS막을 사용하되, 약 50 내지 100Å 두께로 형성하는 것이 바람직하다. 이는 습식 또는 건식 산화 방식으로 형성된 고전압 소자용 게이트 산화막(20)에 비해 감광막과의 이상반응이 발생하더라도 상술한 두께와 제조 방법을 통해 형성된 희생막(30)은 쉽게 제거할 수 있다. 또한, 희생막을 형성함으로 인해 감광막 잔류와 같은 결함 발생을 억제할 수 있다.
도 2b 및 도 2c를 참조하면, 희생막(30) 상부에 셀 및 저전압 소자 영역(B)을 개방하는 감광막 패턴(40)을 형성한다. 감광막 패턴(40)을 식각마스크로 하는 식각공정을 실시하여 셀 및 저전압 소자 영역(B)의 희생막(30)과 고전압 소자용 게이트 산화막(20)의 일부를 제거한다.
감광막 패턴(40)은 전체 구조상에 감광막을 도포한 다음, 셀 및 저전압 소자 영역(B)을 개방하는 마스크를 이용한 사진 식각공정을 통해 형성하는 것이 바람직하다.
식각공정은 BOE를 이용한 습식식각을 실시하되, 희생막(30)을 제거한 다음, 고전압 소자용 게이트 산화막(20)을 소정 두께 잔류되도록 하는 것이 바람직하다. 이는 셀 및 저전압 소자 영역(B)의 반도체 기판(10)이 BOE 용액에 의해 손상 받는 현상을 방지하기 위함이고, 이를 위해 잔류되는 고전압 소자용 게이트 산화막(20)의 두께를 조절하는 것이 바람직하다. 잔류되는 고전압 소자용 게이트 산화막(20)은 10 내지 40Å 내외로 하는 것이 효과적이다. BOE 용액은 식각율(Etch Rate)을 느리게 하고 식각 균일성(Uniformity)과 잔류되는 산화막을 제어하기 위해 물과의 혼합 비율을 100 : 1 내지 300 : 1로 희석하여 사용하는 것이 바람직하다. CVD 계열의 산화막(CVD Oxide)과 열 산화막(Thermal Oxide)간의 HF에 대한 식각율 차(CVD 산화막 > 열산화막)를 이용하여 HF 딥타임(Dip Time)을 최소로 하여 고전압 게이트 산화막의 리세스(Recess) 비율을 작게하여 HF 딥 아웃(Dip Out)으로 인한 균일성 불량을 개선할 수 있다.
BOE를 이용한 식각공정후, 인시츄(In-Situ)로 감광막 패턴을 제거하기 위한 스트립 공정을 실시하는 것이 바람직하다. 스트립 공정은 피란하(Piranha; H2SO4 + H2O2= 3:1) 혼합용액을 이용하여 실시하는 것이 바람직하다.
도 2d를 참조하면, 소정의 세정 공정을 실시하여 고전압 소자영역(A)에 형성된 희생막(30)을 제거하고, 셀 및 저전압 소자영역(B) 상에 잔류하는 고전압 소자 용 게이트 산화막(20)을 제거한다. 전체 구조상에 셀 및 저전압 소자용 게이트 산화막(50)을 형성한다.
세정공정은 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O
2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하여 실시하는 것이 바람직하다. 이때, 후속 공정을 통해 형성되는 셀 및 저전압 소자용 게이트 산화막(50)의 두께만큼의 증가를 고려하여 고전압 소자용 게이트 산화막(20) 상부의 희생막(30)제거하여 적절한 두께가 되도록 하는 것이 바람직하다. 세정공정을 통해 셀 및 저전압 소자영역(B)의 반도체 기판(10)이 노출되는 것이 바람직하다.
셀 및 저전압 소자용 게이트 산화막(50)은 750 내지 850℃의 온도에서 습식 산화를 실시하여 형성하고, N2O 가스를 1 내지 10slm 흘려주면서 900 내지 1000℃의 온도내에서 어닐을 진행하여 질소를 결합시켜 산화막의 특성을 향상하는 것이 바람직하다. 셀 및 저전압 소자용 게이트 산화막(50)은 70 내지 100Å 두께로 형성하는 것이 바람직하다.
셀 및 저전압 소자용 게이트 산화막(50) 형성을 위한 산화공정을 통해 고전압 소자용 게이트 산화막(20)상에도 추가로 산화가 이루어져 목표로 하는 두께의 고전압 소자용 게이트 산화막(20)을 형성할 수 있고, 셀 및 저전압 소자 영역(B)에도 셀 및 저전압 소자용 게이트 산화막(50)을 형성할 수 있다. 또한, 고전압 게이트 산화막의 일부를 희생막으로 대체함으로써, 실리콘 기판의 산화를 줄여 고전압 소자영역(A)과 셀 및 저전압 소자영역(B)간의 단차를 줄일 수 있다.
이후 게이트 형성공정을 진행하여 고전압 소자 영역(A)에는 고전압 소자용 게이트 전극(미도시)을 형성하고, 셀 및 저전압 소자 영역(B)에는 셀 및 저전압 소자용 게이트 전극(미도시)을 형성한다. 소정의 이온주입 공정을 실시하여 소스 및 드레인(미도시)을 형성한다.
상술한 바와 같이, 본 발명은 CVD 계열의 희생막을 고전압 게이트 산화막 상에 형성하고, 희생막 상에 감광막 마스크 패턴을 형성함으로써, 감광막 잔류로 인한 결함을 방지할 수 있다.
또한, 셀 및 저전압 소자 영역에 형성된 고전압 게이트 산화막의 일부를 잔류시켜 식각액에 의한 반도체 기판의 손상을 방지할 수 있다.
또한, 고전압 게이트 산화막의 부를 CVD 계열의 물질막으로 대체함으로써, 고전압 게이트 산화 타겟을 감소시켜 고전압 소자 영역과 셀 및 저전압 소자 영역간의 단차를 줄일 수 있다.
또한, 희생막으로 이해 고전압 게이트 산화막의 리세스 비율을 작게 할 수 있다.
Claims (4)
- 고전압 소자 영역과, 셀 및 저전압 소자 영역이 정의된 반도체 기판상에 고전압 소자용 게이트 절연막과 희생막을 순차적으로 형성하는 단계;상기 셀 및 저전압 소자 영역에 형성된 상기 희생막을 제거하고, 후속 세정 공정시 상기 반도체 기판의 손상을 방지하기 위하여 상기 고전압 소자용 게이트 절연막의 일부를 제거하는 단계;세정공정을 실시하여 상기 고전압 소자 영역의 상기 희생막의 일부를 제거하고, 상기 셀 및 저전압 소자 영역의 잔류하는 상기 고전압 소자용 게이트 절연막을 제거하는 단계; 및전체 구조상에 셀 및 저전압 소자용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생막은 화학적 기상 증착법을 이용한 산화막 계열의 물질막인 DSC-HTO막 또는 TEOS막을 이용하여 50 내지 100Å 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 및 저전압 소자 영역의 상기 희생막의 제거와 상기 고전압 소자용 게이트 산화막의 제거는 BOE 용액을 이용하여 실시하되, 상기 고전압 소자용 게이트 산화막이 10 내지 40Å두께 만큼 잔류되도록 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 및 저전압 소자용 게이트 산화막은 750 내지 850℃의 온도에서 습식 산화를 실시하여 형성하고, N2O 가스를 1 내지 10slm 흘려주면서 900 내지 1000℃의 온도내에서 어닐을 진행하여 70 내지 100Å 두께로 형성하는 반도체 소자의 제조 방법.
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