KR100946041B1 - 듀얼 게이트 산화막 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 듀얼 게이트 산화막 제조방법에 관한 것으로, 포토레지스트 패턴을 이용한 식각 공정으로 고전압 구동소자 영역에 고전압용 게이트 산화막을 남긴 후, 포토레지스트 패턴 스트립 공정시에 고전압용 게이트 산화막의 표면은 손상을 당하게 되고, 이 손상부는 후속 저전압용 게이트 산화막 형성 공정 및 NO 어닐 공정시에 질소 챠지 트랩으로 작용하여 고전압용 게이트 산화막의 특성을 저하시키는 것을 방지하기 위하여, 습식 식각 방식으로 포토레지스트 패턴을 제거한 후, 노출된 고전압용 게이트 산화막 표면에 잔존하는 손상부를 O3 플라즈마 처리를 통하여 제거시키므로, 양질의 고전압용 NO 게이트 산화막을 얻을 수 있다.
듀얼 게이트 산화막, NO 게이트 산화막, 질소 챠지 트랩

Description

듀얼 게이트 산화막 제조방법{Method of manufacturing dual gate oxide film}
도 1은 종래 듀얼 게이트 산화막 제조방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 듀얼 게이트 산화막 제조방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 제 1 게이트 산화막
13, 23: 제 2 게이트 산화막 12N, 22N: 고전압 NO 게이트 산화막
13N, 23N: 저전압 NO 게이트 산화막
30: 포토레지스트 패턴 NCT: 질소 챠지 트랩
HV: 고전압 구동소자 영역 LV: 저전압 구동소자 영역
본 발명은 반도체 소자의 듀얼 게이트 산화막 제조방법에 관한 것으로, 특히 고전압 구동소자 영역에서 고전압용 게이트 산화막과 저전압용 게이트 산화막의 계면에 질소 챠지 트랩(Nitrogen Charge Trap)이 발생되는 것을 방지할 수 있는 듀얼 게이트 산화막 제조방법에 관한 것이다.
일반적으로, 온-칩(On-Chip)상에서 동시에 서로 다른 트랜스컨덕턴스 (Transconductance)를 갖는 소자를 구현하는 기술이 제안되고 있으며, 이러한 기술은 저전압 구동소자와 고전압 구동소자를 구현하는데 적용되고 있다.
고전압 및 저전압 구동소자를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 산화막을 두껍게, 저전압용 게이트 산화막을 얇게 형성시킨다.
그런데, 저전압 구동소자는 낮은 구동전압에서도 안정된 소자 성능 유지를 위하여 높은 게이트 캐패시턴스를 요구하고 있다. 이를 위해 저전압 구동소자의 게이트 산화막을 NO 어닐공정(Nitrogen-Oxygen Anneal Process)으로 질화시켜 유전상수를 높이는 기술이 연구되고 있다.
이와 같이, NO 어닐 공정이 도입된 고전압 구동소자 및 저전압 구동소자의 듀얼 게이트 산화막은 DRAM 및 SRAM 뿐만 아니라 NAND Flash등 여러 반도체 소자에 적용되고 있다.
도 1은 종래 듀얼 게이트 산화막 제조방법을 설명하기 위한 소자의 단면도이다.
도 1 참조하면, 고전압 구동소자 영역(HV)과 저전압 구동소자 영역(LV)이 정의된 반도체 기판(11)이 제공된다. 고전압 구동소자 영역(HV)의 반도체 기판(11) 표면에 제 1 게이트 산화막(12)을 두껍게 예를 들어, 약 350Å의 두께로 형성하고, 제 1 게이트 산화막(12)을 포함한 저전압 구동소자 영역(LV)의 반도체 기판(11) 표면에 제 2 게이트 산화막(13)을 얇게 예를 들어, 약 80Å의 두께로 형성한다. 이후, NO 어닐공정을 실시한다.
NO 어닐공정에 의해 저전압 구동소자 영역(LV)에는 제 2 게이트 산화막(13)이 질화된 저전압용 NO 게이트 산화막(13N)이 형성되고, 고전압 구동소자 영역(HV)에는 적층된 제 1 및 2 게이트 산화막(12 및 13)이 질화된 고전압용 NO 게이트 산화막(12N)이 형성된다.
그런데, 제 1 게이트 산화막(12)을 고전압 구동소자 영역(HV)에 남기기 위해서 포토레지스트 패턴을 이용한 식각 공정을 실시하게 되고, 이후 포토레지스트 패턴 스트립 공정을 실시하여 포토레지스트 패턴을 제거하는데, 이때 제 1 게이트 산화막(12)의 표면은 손상(Attack)을 당하게 된다. 이 손상부는 후속 제 2 게이트 산화막(13) 형성 공정 및 NO 어닐 공정시에, 도 1에 도시된 바와같이, 질소 챠지 트랩(NCT)으로 작용하여, 결국 고전압용 NO 게이트 산화막(12N)의 특성을 저하시키는 요인이 되어 소자의 전기적 특성 및 신뢰성을 저하시키게 된다.
따라서, 본 발명은 고전압 구동소자 영역에서 고전압용 게이트 산화막과 저 전압용 게이트 산화막의 계면에 질소 챠지 트랩이 발생되는 것을 방지하여 소자의 전기적 특성 및 소자의 신뢰성을 향상시킬 수 있는 듀얼 게이트 산화막 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 듀얼 게이트 산화막 제조방법은 고전압 구동소자 영역 및 저전압 구동소자 영역이 정의된 반도체 기판 상에 제 1 게이트 산화막을 형성하는 단계; 상기 고전압 구동소자 영역을 제외한 부분이 개방되도록 포토레지스트 패턴을 상기 제 1 게이트 산화막 상에 형성하고, 상기 제 1 게이트 산화막의 노출된 부분을 제거하는 단계; 습식 식각 공정으로 상기 포토레지스트 패턴을 제거하는 단계; 상기 노출된 제 1 게이트 산화막의 표면을 O3 플라즈마 처리하는 단계; 상기 제 1 게이트 산화막을 포함한 상기 저전압 구동소자 영역의 반도체 기판 상에 제 2 게이트 산화막을 형성하는 단계; 및 NO 어닐공정을 실시하고, 이로 인하여 상기 제 2 게이트 산화막이 질화된 저전압용 NO 게이트 산화막이 형성되고, 제 1 및 2 게이트 산화막이 질화된 고전압용 NO 게이트 산화막이 형성되는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한 정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 듀얼 게이트 산화막 제조방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 고전압 구동소자 영역(HV) 및 저전압 구동소자 영역(LV)이 정의(Define)된 반도체 기판(21) 상에 제 1 게이트 산화막(22)을 형성한다. 고전압 구동소자 영역(HV)을 제외한 부분이 개방(Open)되도록 포토레지스트 패턴(30)을 제 1 게이트 산화막(22) 상에 형성한다. 포토레지스트 패턴(30)을 식각 마스크로 한 식각 공정으로 제 1 게이트 산화막(22)의 노출된 부분을 제거하고, 이로 인하여 제 1 게이트 산화막(22)은 고전압 구동소자 영역(HV)의 반도체 기판(21) 상에만 존재하게 된다. 제 1 게이트 산화막(22)은 고전압용으로 사용되며, 산화 공정에 의해 300 ~ 500Å의 두께로 형성한다.
도 2b를 참조하면, 제 1 게이트 산화막(22)의 표면이 손상 당하는 것을 최대한 방지하기 위하여, 습식 식각 방식으로 포토레지스트 패턴(30)을 제거한다. 습식 식각 공정은 H2SO4, H2O2 및 DI 혼합 용액을 사용한다.
도 2c를 참조하면, 습식 식각 공정으로 포토레지스트 패턴(30)을 완전히 제거한 후, 노출된 제 1 게이트 산화막(22)의 표면에 잔존하는 식각 손상을 O3 플라즈 마 처리를 통하여 제거시켜, 제 1 게이트 산화막(22)의 표면의 깨끗한 상태가 되게한다. O3 플라즈마 처리 조건은 50 ~ 500mT의 압력과 O3 분위기에서 1GHz의 마이크로파 플라즈마를 사용한다.
도 2d를 참조하면, 제 1 게이트 산화막(22)을 포함한 저전압 구동소자 영역(LV)의 반도체 기판(21) 상에 제 2 게이트 산화막(23)을 형성한다. 제 2 게이트 산화막(23)은 저전압용 및 고전압용으로 사용되며, 산화 공정에 의해 60 내지 100Å의 두께로 형성한다.
제 2e를 참조하면, 고전압 구동소자 영역(HV)에는 제 1 및 제 2 게이트 산화막(22 및 23)이 적층되어 있고, 저전압 구동소자 영역(LV)에는 제 2 게이트 산화막(23)만이 있는 상태에서 인-시튜로 NO 어닐공정을 실시한다. NO 어닐공정 동안에 질소가 게이트 산화막들(22 및 23) 내부로 확산되어 저전압 구동소자 영역(LV)에는 제 2 게이트 산화막(23)이 질화된 저전압용 NO 게이트 산화막(23N)이 형성되고, 고전압 구동소자 영역(HV)에는 적층된 제 1 및 2 게이트 산화막(22 및 23)이 질화된 고전압용 NO 게이트 산화막(22N)이 형성된다.
상술한 바와 같이, 본 발명은 포토레지스트 패턴을 습식 식각 방식으로 제거한 후, 노출된 고전압용 게이트 산화막 표면에 잔존하는 손상부를 O3 플라즈마 처리를 통하여 제거시키므로, 고전압 구동소자 영역에서 고전압용 게이트 산화막과 저 전압용 게이트 산화막의 계면에 질소 챠지 트랩이 발생되지 않아 고전압 구동소자의 게이트 산화막 특성이 향상되고, 따라서 소자의 전기적 특성 및 소자의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 고전압 구동소자 영역 및 저전압 구동소자 영역이 정의된 반도체 기판 상에 제 1 게이트 산화막을 형성하는 단계;
    상기 고전압 구동소자 영역을 제외한 부분이 개방되도록 포토레지스트 패턴을 상기 제 1 게이트 산화막 상에 형성하고, 상기 제 1 게이트 산화막의 노출된 부분을 제거하는 단계;
    습식 식각 공정으로 상기 포토레지스트 패턴을 제거하는 단계;
    상기 노출된 제 1 게이트 산화막의 표면을 O3 플라즈마 처리하는 단계;
    상기 제 1 게이트 산화막을 포함한 상기 저전압 구동소자 영역의 반도체 기판 상에 제 2 게이트 산화막을 형성하는 단계; 및
    NO 어닐공정을 실시하고, 이로 인하여 상기 제 2 게이트 산화막이 질화된 저전압용 NO 게이트 산화막이 형성되고, 제 1 및 2 게이트 산화막이 질화된 고전압용 NO 게이트 산화막이 형성되는 단계를 포함하는 듀얼 게이트 산화막 제조방법.
  2. 제 1 항에 있어서, 상기 습식 식각 공정은 H2SO4, H2O2 및 DI 혼합 용액을 사용하는 듀얼 게이트 산화막 제조방법.
  3. 제 1 항에 있어서, 상기 O3 플라즈마 처리 조건은 50 ~ 500mT의 압력과 O3 분위기에서 마이크로파 플라즈마를 사용하는 듀얼 게이트 산화막 제조방법.
  4. 제 1 항에 있어서, 상기 NO 어닐공정은 상기 제 2 게이트 산화막 형성 공정 후에 인-시튜로 진행하는 듀얼 게이트 산화막 제조방법.
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