KR100532780B1 - 듀얼 게이트 산화막 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼 게이트 산화막 제조방법에 관한 것으로, 저전압용 게이트 산화막 형성 후에 NO 어닐 공정을 적용하므로 인하여 고전압용 게이트 산화막에 질소 분포가 균일하지 못하고 질소 응집 현상이 발생되는 것을 방지하기 위하여, NO 어닐 공정 후에 불활성 분위기에서 급속 어닐공정을 실시하고, 이로 인하여 질소가 산화막들 전체에 균일하게 분포된 양질의 고전압용 NO 게이트 산화막 및 저전압용 NO 게이트 산화막을 얻을 수 있다.
Description
본 발명은 반도체 소자의 듀얼 게이트 산화막 제조방법에 관한 것으로, 특히 NO 어닐 적용으로 인한 고전압용 게이트 산화막의 막질 저하를 방지할 수 있는 듀얼 게이트 산화막 제조방법에 관한 것이다.
일반적으로, 온-칩(On-Chip)상에서 동시에 서로 다른 트랜스컨덕턴스 (Transconductance)를 갖는 소자를 구현하는 기술이 제안되고 있으며, 이러한 기술은 저전압 구동소자와 고전압 구동소자를 구현하는데 적용되고 있다.
고전압 및 저전압 구동소자를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 산화막을 두껍게, 저전압용 게이트 산화막을 얇게 형성시킨다.
그런데, 저전압 구동소자는 낮은 구동전압에서도 안정된 소자 성능 유지를 위하여 높은 게이트 캐패시턴스를 요구하고 있다. 이를 위해 저전압 구동소자의 게이트 산화막을 NO 어닐공정(Nitrogen-Oxygen Anneal Process)으로 질화시켜 유전상수를 높이는 기술이 연구되고 있다.
이와 같이, NO 어닐 공정이 도입된 고전압 구동소자 및 저전압 구동소자의 듀얼 게이트 산화막은 DRAM 및 SRAM 뿐만 아니라 NAND Flash등 여러 반도체 소자에 적용되고 있다.
도 1은 종래 듀얼 게이트 산화막 제조방법을 설명하기 위한 소자의 단면도이다.
도 1 참조하면, 고전압 구동소자 영역(HV)과 저전압 구동소자 영역(LV)이 정의된 반도체 기판(11)이 제공된다. 고전압 구동소자 영역(HV)의 반도체 기판(11) 표면에 제 1 게이트 산화막(12)을 두껍게 예를 들어, 약 350Å의 두께로 형성하고, 제 1 게이트 산화막(12)을 포함한 저전압 구동소자 영역(LV)의 반도체 기판(11) 표면에 제 2 게이트 산화막(13)을 얇게 예를 들어, 약 80Å의 두께로 형성한다. 이후, NO 어닐공정을 실시한다.
저전압 구동소자 영역(LV)에는 제 2 게이트 산화막(13)만 형성되어 있고, 제 2 게이트 산화막(13)은 두께가 얇기 때문에 NO 어닐공정이 진행되는 동안 질소가 충분히 반도체 기판(11) 표면까지 확산되어, 점선으로 나타낸 바와 같이, 질소 트랩(Nitrogen Trap; NT)이 전체에 걸쳐 균일화(Homogenization)를 이룬 상태가 된다. 이로 인해 제 2 게이트 산화막(13)이 질화된 양질의 저전압용 NO 게이트 산화막(13N)이 형성된다.
고전압 구동소자 영역(HV)에는 제 1 게이트 산화막(12) 및 제 2 게이트 산화막(13)이 적층되어 형성되어 있고, 적층된 게이트 산화막(12 및 13)은 두께가 두껍기 때문에 NO 어닐공정이 진행되는 동안 질소가 충분히 반도체 기판(11) 표면까지 확산되지 못하여, 점선으로 나타낸 바와 같이, 질소 트랩(NT)이 전체에 걸쳐 균일화(Homogenization)를 이루지 못한 상태가 된다. 더욱이, 제 2 게이트 산화막(13)을 형성하기 전에 세정 공정을 실시하게 되는데, 이때 제 1 게이트 산화막(12)이 일부 리세스(recess)된다. 이러한 상태에서 제 2 게이트 산화막(13) 형성을 위한 산화공정을 실시하게 되면, 리세스된 부분에서 산화막이 재성장(Oxide Regrowth)하게 되고, 이후 NO 어닐공정을 진행함에 따라 Si-O-N 본딩(Bonding)을 형성한다. 이때 세정 공정시 화학적 손상(Chemical Attack)을 받은 제 1 게이트 산화막(12) 부분에서는 질소가 응집(Segregation)되는 현상이 발생하게 되어 Si-O-N성 결함(Defect; NS)이 표면에 형성된다. 이로 인해 제 1 및 2 게이트 산화막(12 및 13)이 질화된 고전압용 NO 게이트 산화막(12N)이 형성되지만 양질의 막은 얻을 수 없다.
상기한 바와 같이, 종래 기술에 의한 듀얼 게이트 산화막 제조방법으로 고전압용 NO 게이트 산화막(12N)과 저전압용 NO 게이트 산화막(13N)을 형성하면, 질소가 응집되는 현상으로 고전압용 NO 게이트 산화막(12N)의 막질이 저하되는 문제가 있다.
따라서, 본 발명은 NO 어닐 적용으로 인한 고전압용 게이트 산화막의 막질 저하를 방지하여 소자의 전기적 특성 및 소자의 신뢰성을 향상시킬 수 있는 듀얼 게이트 산화막 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 듀얼 게이트 산화막 제조방법은 고전압 구동소자 영역 및 저전압 구동소자 영역이 정의된 반도체 기판 상에 제 1 게이트 산화막을 제 1 두께로 형성하는 단계; 상기 고전압 구동소자 영역의 상기 반도체 기판 상에만 상기 제 1 게이트 산화막을 남기는 단계; 상기 제 1 게이트 산화막을 포함한 상기 저전압 구동소자 영역의 반도체 기판 상에 제 2 게이트 산화막을 상기 제 1 두께보다 얇은 제 2 두께로 형성하는 단계; NO 어닐공정을 실시하고, 이로 인하여 상기 제 1 및 제 2 게이트 산화막 내부로 질소가 확산되는 단계; 및 급속 어닐공정으로 상기 질소가 상기 산화막들 전체에 균일하게 분포되도록 하여 고전압용 NO 게이트 산화막 및 저전압용 NO 게이트 산화막을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 듀얼 게이트 산화막 제조방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 고전압 구동소자 영역(HV) 및 저전압 구동소자 영역(LV)이 정의(Define)된 반도체 기판(21) 상에 제 1 게이트 산화막(22)을 제 1 두께로 형성한다.
제 1 게이트 산화막(22)은 고전압용으로 사용되며, 2가지 방법으로 형성할 수 있다. 첫째 방법은 순수 산화물(Pure Oxide)을 사용하여 750 ~ 850℃의 산화 온도(Oxidation Temperature)에서 300 ~ 500Å의 두께로 형성하는 것이고, 둘째 방법은 H2/O2/N2 가스를 사용하여 750 ~ 850℃의 산화 온도에서 300 ~ 500Å의 두께로 형성한 후, N2 어닐(Anneal) 공정을 실시하는 것이다.
도 2b를 참조하면, 고전압 구동소자 영역(HV)을 제외한 부분이 개방(Open)되도록 포토레지스트 패턴(30)을 제 1 게이트 산화막(22) 상에 형성한다. 포토레지스트 패턴(30)을 식각 마스크로 한 식각 공정으로 제 1 게이트 산화막(22)의 노출된 부분을 제거하고, 이로 인하여 제 1 게이트 산화막(22)은 고전압 구동소자 영역(HV)의 반도체 기판(21) 상에만 존재하게 된다.
포토레지스트 패턴(30)은 후속 식각 공정시에 식각 마스크로 사용되며, 1.0 ~ 1.5㎛의 두께로 형성된다. 제 1 게이트 산화막(22)의 노출된 부분을 완전히 제거하기 위하여, 식각 공정은 식각 타겟(Etch Target)을 350 ~ 700Å으로 하고, 이후 과도 식각 타겟(Over Etch Target)을 30 ~ 100%로 하여 실시한다. 식각 공정의 안정성을 높이기 위해, O2 플라즈마 방식으로 디스컴(Descum) 공정을 5 내지 20분 진행하여 포토레지스트 패턴(30) 경계면의 스크럼(Scrum)을 제거한 후에 식각 공정을 실시하는 것이 바람직하다.
도 2c를 참조하면, 포토레지스트 패턴(30) 스트립(Strip) 공정 및 제 1 세정 공정을 통해 고전압 구동소자 영역(HV)에만 제 1 게이트 산화막(22)이 남게된다.
한편, 제 1 게이트 산화막(22) 제거를 위한 식각 공정은 제 1 게이트 산화막(22) 식각, 포토레지스트 패턴(30) 스트립 및 제 1 세정을 순차적으로 진행하거나, 인-시튜(In-Situ)로 동시에 진행할 수 있다.
도 2d를 참조하면, 제 2 세정 공정을 진행 한 후 제 1 게이트 산화막(22)을 포함한 저전압 구동소자 영역(LV)의 반도체 기판(21) 상에 제 2 게이트 산화막(23)을 제 1 두께보다 얇은 제 2 두께로 형성한다.
제 2 세정 공정은 제 2 게이트 산화막(23) 형성을 위한 산화 공정 전에 실시하는 것으로 산화 전 세정(Oxidation Pre Cleaning)이라고도 한다. 이러한 산화 전 세정 공정은 30 내지 100초 동안 실시하는데, 이때의 레시피(Recipe)는 HF:H2O가 50:1 내지 100:1의 비율로 혼합되어 희석된 HF 용액과 25℃의 1:4:20((NH4OH:H2O2:H2O)의 SC-1 용액으로 구성된다. 산화 전 세정 공정 진행시 고전압 구동소자 영역(HV)의 제 1 게이트 산화막(22)의 표면이 리세스(Recess)되는데, 리세스 된 지역의 거칠기(Roughness)를 개선하기 위하여 100:1 ~ 300:1 BOE 세정방식으로 산화 전 세정 공정을 실시할 수 있다. 산화 전 세정을 실시할 때 식각 비(Etch Rate)의 변화를 없애 제 1 게이트 산화막(22)의 리세스 되는 량이 전체 표면에서 균일하게 하는 것이 바람직하다.
제 2 게이트 산화막(23)은 저전압용 및 고전압용으로 사용되며, 순수 산화물(Pure Oxide)을 사용하여 750 내지 850℃의 산화 온도에서 60 내지 100Å의 두께로 형성한다.
제 2e를 참조하면, 고전압 구동소자 영역(HV)에는 제 1 및 제 2 게이트 산화막(22 및 23)이 적층되어 있고, 저전압 구동소자 영역(LV)에는 제 2 게이트 산화막(23)만이 있는 상태에서 인-시튜로 NO 어닐공정을 실시한다. NO 어닐공정 동안에 질소가 게이트 산화막들(22 및 23) 내부로 확산되는데, 저전압 구동소자 영역(LV)의 제 2 게이트 산화막(23)에는 질소 트랩(Nitrogen Trap)이 전체에 걸쳐 균일화(Homogenization)를 이룬 상태가 되지만, 고전압 구동소자 영역(HV)의 적층된 제 1 및 제 2 게이트 산화막(22 및 23)에는 질소 트랩이 전체에 걸쳐 균일화를 이루지 못한 상태가 될 뿐만 아니라 표면 부분에 질소가 응집(Segregation)되는 현상이 발생하게 되어 Si-O-N성 결함이 나타나게 된다. 따라서, 질소가 전체적으로 균일화를 이루도록 급속 어닐(RTP Anneal)공정을 진행한다. 급속 어닐공정은 불활성 분위기인 아르곤(Ar)을 사용하여 열 버짓(Thermal Budget)을 최소화할 수 있는 조건인 500 ~ 700℃의 온도에서 15 ~ 50초간 실시한다. 급속 어닐공정 동안 표면 부분에 응집된 질소는 반도체 기판(21) 쪽으로 확산되고, 이로 인하여, 고전압 구동소자 영역(HV)에는 Si-O-N성 결함이 없어질 뿐만 아니라 질소 트랩이 전체에 걸쳐 균일화를 이루게 된다.
NO 어닐공정 및 급속 어닐공정으로, 저전압 구동소자 영역(LV)에는 제 2 게이트 산화막(23)이 질화된 양질의 저전압용 NO 게이트 산화막(23N)이 형성되고, 고전압 구동소자 영역(HV)에는 제 1 및 제 2 게이트 산화막(22 및 23)이 질화된 양질의 고전압용 NO 게이트 산화막(22N)이 형성된다.
상술한 바와 같이, 본 발명은 고전압 구동소자 영역의 게이트 산화막 상에 응집된 질소를 불활성 분위기에서 급속 어닐공정을 진행함에 따라 반도체 기판 부근까지 질소 분포를 균일화시켜 결함 소오스(Defect Source)를 제거할 수 있을 뿐만 아니라 고전압 구동소자의 게이트 산화막의 특성을 향상시켜 소자의 전기적 특성 및 소자의 신뢰성을 향상시킬 수 있다.
도 1은 종래 듀얼 게이트 산화막 제조방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 듀얼 게이트 산화막 제조방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 제 1 게이트 산화막
13, 23: 제 2 게이트 산화막 12N, 22N: 고전압 NO 게이트 산화막
13N, 23N: 저전압 NO 게이트 산화막 30: 포토레지스트 패턴
NT: 질소 트랩 NS: 질소 응집
HV: 고전압 구동소자 영역 LV: 저전압 구동소자 영역
Claims (9)
- 고전압 구동소자 영역 및 저전압 구동소자 영역이 정의된 반도체 기판 상에 제 1 게이트 산화막을 제 1 두께로 형성하는 단계;상기 고전압 구동소자 영역의 상기 반도체 기판 상에만 상기 제 1 게이트 산화막을 남기는 단계;상기 제 1 게이트 산화막을 포함한 상기 저전압 구동소자 영역의 반도체 기판 상에 제 2 게이트 산화막을 상기 제 1 두께보다 얇은 제 2 두께로 형성하는 단계;NO 어닐공정을 실시하고, 이로 인하여 상기 제 1 및 제 2 게이트 산화막 내부로 질소가 확산되는 단계; 및급속 어닐공정으로 상기 질소가 상기 산화막들 전체에 균일하게 분포되도록 하여 고전압용 NO 게이트 산화막 및 저전압용 NO 게이트 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
- 제 1 항에 있어서, 상기 제 1 게이트 산화막은 순수 산화물을 사용하여 750 ~ 850℃의 산화 온도에서 300 ~ 500Å의 두께로 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
- 제 1 항에 있어서, 상기 제 1 게이트 산화막은 H2/O2/N2 가스를 사용하여 750 ~ 850℃의 산화 온도에서 300 ~ 500Å의 두께로 형성한 후, N2 어닐 공정을 실시하여 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
- 제 1 항에 있어서, 상기 제 2 게이트 산화막은 순수 산화물을 사용하여 750 내지 850℃의 산화 온도에서 60 내지 100Å의 두께로 형성하는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
- 제 1 항에 있어서, 상기 제 2 게이트 산화막 형성단계 전에 산화 전 세정 공정 단계를 더 포함하는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
- 제 5 항에 있어서, 상기 산화 전 세정 공정은30 내지 100초 동안 실시하며, 이때의 레시피(Recipe)는 HF:H2O가 50:1 내지 100:1의 비율로 혼합되어 희석된 HF 용액과 25℃의 1:4:20((NH4OH:H2O2:H2O)의 SC-1 용액으로 구성되는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
- 제 5 항에 있어서, 상기 산화 전 세정 공정은 100:1 ~ 300:1 BOE 세정방식으로 실시하는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
- 제 1 항에 있어서, 상기 NO 어닐공정은 상기 제 2 게이트 산화막 형성 공정 후에 인-시튜로 진행하는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
- 제 1 항에 있어서, 상기 급속 어닐공정은 불활성 분위기인 아르곤을 사용하여 500 ~ 700℃의 온도에서 15 ~ 50초간 실시하는 것을 특징으로 하는 듀얼 게이트 산화막 제조방법.
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