KR20020051283A - 듀얼 게이트 산화막의 제조 방법 - Google Patents

듀얼 게이트 산화막의 제조 방법 Download PDF

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Abstract

본 발명은 게이트산화막내 불순물 유입을 방지하고 품질을 개선시키도록 한 듀얼 게이트산화막의 제조 방법에 관한 것으로, 고전압영역과 저전압영역이 정의된 반도체기판상에 제 1 게이트산화막을 형성하는 단계, 상기 게이트산화막을 질화시키는 단계, 상기 고전압영역상의 상기 질화된 제 1 게이트산화막을 제거하는 단계, 및 상기 고전압영역상에 상기 질화된 제 1 게이트산화막을 배리어막으로 하여 상기 제 1 게이트산화막보다 상대적으로 두꺼운 제 2 게이트산화막을 형성하는 단계를 포함하여 이루어진다.

Description

듀얼 게이트 산화막의 제조 방법{METHOD FOR FABRICATING DUAL GATE-OXIDE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 듀얼 게이트 산화막의 제조 방법에 관한 것이다.
최근에, 온 칩(On-chip)상에서 동시에 서로 다른 트랜스컨덕턴스 (Transconductance)를 갖는 소자를 구현하는 기술이 제안되었는데, 이는 저전압 구동소자와 고전압 구동소자를 구현하는 기술에서도 적용하고 있다.
저전압 구동소자는 낮은 구동전압에서도 안정된 소자 성능 유지를 위하여 높은 게이트캐패시턴스를 요구하고 있다. 이를 위해 게이트산화막의 두께를 서로 달리 구현하는 기술이 연구되고 있다.
그러나, 이러한 방법은 게이트산화막의 품질을 확보하기 어려울 뿐만 아니라, 구현 공정 또한 복잡하다.
도 1a 내지 도 1b는 종래기술에 따른 듀얼 게이트산화막의 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 고전압소자영역(A)과 저전압소자영역(B)이 정의된 반도체기판(11)상에 얇은 제 1 게이트산화막(12)을 형성한 다음, 제 1 게이트산화막(12)상에 감광막(13)을 도포하고 노광 및 현상 공정으로 패터닝하여 저전압소자영역(A)을 노출시킨다.
계속해서, 노출된 저전압소자영역(B)의 제 1 게이트산화막(12)을 제거한 다음, 패터닝된 감광막(13)을 제거한다.
도 1b에 도시된 바와 같이, 고전압소자영역(A)상에 잔류하는 제 1 게이트산화막(12)을 포함한 반도체기판(11)상에 게이트 산화 공정을 실시하여 제 2 게이트산화막(14)을 형성한다.
이 때, 고전압소자영역(A)에는 제 1 게이트산화막(12)과 제 2 게이트산화막(14)이 동시에 형성되므로, 제 2 게이트산화막(14)만이 형성된 저전압소자영역(B)에 비해 게이트산화막의 두께가 두껍다.
상술한 종래기술에서는 고전압 소자영역의 게이트산화막은 2단계 게이트산화 공정에 의해 첫 번째 게이트산화막상에 포토마스크를 실시한 후 다시 제거된 후, 두 번째 게이트산화막이 생성됨에 따라 게이트산화막 내에 결함이 발생될 가능성이 높아 게이트산화막의 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 두 번의 게이트산화 공정에 따른 게이트산화막내 결함을 방지하는데 적합한 듀얼 게이트 산화막의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 듀얼 게이트 산화막의 제조 방법을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 듀얼 게이트 산화막의 제조 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 게이트산화막
22a : 질화-게이트산화막 23 : 감광막
24 : 제 2 게이트산화막
상기의 목적을 달성하기 위한 본 발명의 듀얼 게이트산화막의 제조 방법은 고전압영역과 저전압영역이 정의된 반도체기판상에 제 1 게이트산화막을 형성하는 단계, 상기 게이트산화막을 질화시키는 단계, 상기 고전압영역상의 상기 질화된 제 1 게이트산화막을 제거하는 단계, 및 상기 고전압영역상에 상기 질화된 제 1 게이트산화막을 배리어막으로 하여 상기 제 1 게이트산화막보다 상대적으로 두꺼운 제 2 게이트산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 듀얼 게이트 산화막의 제조 방법을 나타낸 도면이다.
도 2a에 도시된 바와 같이, 저전압소자영역(B)과 고전압소자영역(A)이 정의된 반도체기판(21)상에 저전압소자의 얇은 제 1 게이트산화막(SiO2)(22)을 형성한 후, 제 1 게이트산화막(22)을 질화(Nitrization)시켜 유전상수를 높인다. 여기서, 질화된 제 1 게이트산화막(22)은 후속 산화공정에서 배리어막 역할을 하여 산화를 방지하며, 이후 질화-게이트산화막(22a)으로 설명한다.
도 2b에 도시된 바와 같이, 상술한 질화공정은 제 1 게이트산화막(22) 형성시, 인시튜(In-situ)로 NO 분위기의 850℃∼900℃에서 15∼30분동안 실시하여 30ű5Å 두께의 질화-게이트산화막(SiOxNy)(x=0.8∼0.9, y=0.2∼0.1)(22a)을 형성한다.
이와 같이, 인시튜로 질화-게이트산화막(22a)을 형성함은 게이트산화막의 안정성을 증대시킴과 동시에 유전상수를 높이는 질화를 동시에 구현하고자 함이다.
그리고, 질화-게이트산화막(22a) 내부에서 질소의 프로파일(Profile)은 반도체기판(21)에 가까울수록 높은 농도를 나타낼 것이며, 질화-게이트산화막(22a)의 표면으로 갈수록 상대적으로 낮은 농도를 나타낸다.
질화공정의 다른 방법으로는, SiON막을 직접 반도체기판(21)상에 증착한 후,급속열처리(Rapid Thermal Anneal; RTA) 또는 급속열산화공정을 실시하여 제 1 게이트산화막을 형성할 수 있다.
이 때, 급속열처리시 온도는 850℃∼900℃이다.
계속해서, 질화-게이트산화막(22a)상에 감광막(23)을 도포하고 노광 및 현상으로 패터닝하여 고전압소자영역(A)을 노출시킨 후, 고전압소자영역(A)의 질화-게이트산화막(22a)을 제거한다.
도 2c에 도시된 바와 같이, 감광막(23)을 제거하고 질화-게이트산화막(22a) 제거로 노출된 고전압소자영역(A)의 반도체기판(21)상에 제 2 게이트산화막(24)을 형성한다. 이 때, 제 2 게이트산화막(24)은 60ű10Å 두께로 형성된다.
상술한 것처럼, 고전압소자영역(A)의 제 2 게이트산화막(24)은 하나의 산화공정으로 게이트산화막을 형성하며, 저전압소자영역(B)의 질화-게이트산화막(22a)은 높은 유전상수를 갖는다.
그리고, 고전압소자영역(A)의 제 2 게이트산화막(24)을 형성하기 위한 포토마스크 공정이 생략되므로 불순물 유입을 방지하여 산화막의 품질을 높인다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 듀얼 게이트산화막의 제조 방법은 저전압영역의 게이트산화막을 질화시켜 유전상수를 높임으로써 높은 게이트캐패시턴스를 갖게 하여 낮은 구동전압에 대해서도 안정된 전류 구동력을 구현할 수 있으며, 포토마스크공정을 생략하여 고전압영역의 게이트산화막을 형성하므로써 불순물 유입을 방지하여 높은 품질의 게이트산화막을 구현할 수 있는 효과가 있다.

Claims (6)

  1. 반도체소자의 제조 방법에 있어서,
    고전압영역과 저전압영역이 정의된 반도체기판상에 제 1 게이트산화막을 형성하는 단계;
    상기 제 1 게이트산화막을 질화시키는 단계;
    상기 고전압영역상의 상기 질화된 제 1 게이트산화막을 제거하는 단계; 및
    상기 고전압영역상에 상기 질화된 제 1 게이트산화막을 배리어막으로 하여 상기 제 1 게이트산화막보다 상대적으로 두꺼운 제 2 게이트산화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 듀얼 게이트 산화막의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 게이트산화막을 질화시키는 단계는,
    상기 제 1 게이트산화막으로서 실리콘산화막을 형성함과 동시에 NO 분위기의 850℃∼900℃에서 15∼30분동안 이루어지는 것을 특징으로 하는 듀얼 게이트 산화막의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 게이트산화막을 질화시킨 후,
    상기 반도체기판상에 30ű5Å 두께의 SiOxNy(x=0.8∼0.9, y=0.2∼0.1)이 형성되는 것을 특징으로 하는 듀얼 게이트 산화막의 제조 방법.
  4. 고전압영역과 저전압영역이 정의된 반도체기판상에 SiON막을 형성하는 단계;
    상기 SiON막을 열처리하여 상기 반도체기판상에 제 1 게이트산화막을 형성하는 단계;
    상기 고전압영역상의 상기 제 1 게이트산화막을 제거하는 단계; 및
    상기 고전압영역상에 상기 제 1 게이트산화막을 배리어막으로 하여 상기 제 1 게이트산화막보다 상대적으로 두꺼운 제 2 게이트산화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 듀얼 게이트 산화막의 제조 방법.
  5. 제 4 항에 있어서,
    상기 SiON막을 열처리하는 단계는,
    급속열처리 또는 급속열산화공정으로 이루어지는 것을 특징으로 하는 듀얼 게이트 산화막의 제조 방법.
  6. 제 5 항에 있어서,
    상기 급속열처리는 850℃∼900℃에서 실시하는 것을 특징으로 하는 듀얼 게이트 산화막의 제조 방법.
KR1020000080880A 2000-12-22 2000-12-22 듀얼 게이트 산화막의 제조 방법 KR20020051283A (ko)

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KR100667904B1 (ko) * 2005-10-28 2007-01-11 매그나칩 반도체 유한회사 반도체 소자의 듀얼 게이트 산화막 형성방법
KR100929426B1 (ko) * 2002-12-28 2009-12-03 매그나칩 반도체 유한회사 반도체 소자의 듀얼 게이트 산화막 형성 방법

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