KR100438666B1 - 전계효과트랜지스터제조방법 - Google Patents
전계효과트랜지스터제조방법 Download PDFInfo
- Publication number
- KR100438666B1 KR100438666B1 KR1019960076382A KR19960076382A KR100438666B1 KR 100438666 B1 KR100438666 B1 KR 100438666B1 KR 1019960076382 A KR1019960076382 A KR 1019960076382A KR 19960076382 A KR19960076382 A KR 19960076382A KR 100438666 B1 KR100438666 B1 KR 100438666B1
- Authority
- KR
- South Korea
- Prior art keywords
- field effect
- photoresist
- effect transistor
- semiconductor substrate
- ion implantation
- Prior art date
Links
- 229920002120 photoresistant polymer Polymers 0.000 title claims abstract description 30
- 238000005468 ion implantation Methods 0.000 title claims abstract description 22
- 230000005669 field effect Effects 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title abstract description 15
- 125000006850 spacer group Chemical group 0.000 title abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000004528 spin coating Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 방법에 의한 저농도 도핑 드레인(LDD) 구조의 전계 효과 트랜지스터는 산화막의 증착 및 전면 식각 등의 공정 단계의 수가 많고, 공정 시간이 오래 걸리는 단점이 있으며, 또한 스페이서 산화막이 저농도 도핑 드레인 구조 형성 후에도 계속하여 남아 있게 되는 문제점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 저농도 도핑 드레인(LDD) 구조의 전계 효과 트랜지스터 형성시 도포상태의 포토레지스트 또는 SOG막으로 측벽 스페이서 패턴을 이루고, 이를 이온주입 마스크로 사용함으로써 제거가 쉽고 공정 단계 및 시간을 줄일 수 있는 전계 효과 트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
전계 효과 트랜지스터 및 상보형 전계 효과 트랜지스터 제조에 이용됨.
Description
본 발명은 전계 효과 트랜지스터 제조방법에 관한 것으로, 특히 고집적 반도체 장치에서 스페이서 패턴을 이용하는 저농도 도핑 드레인(LDD : Lightly Doped Drain) 구조의 전계 효과 트랜지스터 제조방법에 관한 것이다.
이하, 종래 기술 및 그 문제점을 살펴본다.
우선, 종래의 저농도 도핑 드레인 구조의 전계 효과 트랜지스터 제조 공정은 소자분리막이 형성된 실리콘 기판 상부에 게이트 산화막을 형성하고, 그 상부에 고농도의 n형 불순물로 도핑된 폴리실리콘막을 증착한 후, 그 상부에 포토레지스트를 도포하고, 이를 패터닝하여 게이트 전극 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각장벽으로 하여 폴리실리콘막을 선택 식각함으로써 게이트 전극을 형성한다. 계속하여, 포토레지스트 패턴을 제거하고, n-소오스/드레인 형성을 위한 저농도의 n형 불순물 이온주입을 실시한다.
다음으로, 전체구조 상부에 스페이서 형성을 위한 산화막을 화학 기상 증착 방식을 사용하여 증착하고, 이를 전면성 건식 식각하여 게이트 전극 측벽에 스페이서 산화막을 형성한다.
끝으로, 고농도의 n형 불순물 이온주입을 실시하고, 열처리를 실시하여 실리콘 기판 상에 n+소오스/드레인을 형성한다.
상기와 같은 공정을 통해 제조된 저농도 도핑 드레인(LDD) 구조의 종래의 전계 효과 트랜지스터는 핫 캐리어(hot carrier) 특성을 개선하기 위하여 적용된 구조인데, 이러한 구조를 형성하기 위하여 상기에서 살펴본 바와 같이 스페이서 산화막을 형성하고, 수 차례의 이온주입 공정을 진행하였다. 그러나, 산화막의 증착 및 전면 식각 등의 공정 단계의 수가 많고, 공정 시간이 오래 걸리는 단점이 있다. 또한 스페이서 산화막이 저농도 도핑 드레인 구조 형성 후에도 계속하여 남아 있게 된다.
본 발명은 저농도 도핑 드레인(LDD) 구조의 전계 효과 트랜지스터 형성시 포토레지스트 또는 SOG막을 사용하여 스페이서 패턴을 형성함으로써 제거가 쉽고 공정 단계 및 시간을 줄일 수 있는 전계 효과 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도 1A 내지 도 1D는 본 발명의 일실시예에 따른 전계 효과 트랜지스터 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 소자분리막
12 : 게이트 산화막 13 : 게이트 전극
14a : n-소오스 14b : n-드레인
15 : 포토레지스트 16a : n+소오스
16b : n+드레인
상기와 같은 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 기판상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 반도체 기판에 저농도 소오스/드레인 이온주입을 수행하는 단계; 상기 반도체 기판의 표면 프로파일을 따라 포토레지스트를 스핀 도포하는 단계; 도포된 상기 포토레지스트를 이온주입 마스크로 사용하여 상기 반도체 기판에 고농도 소오스/드레인 이온주입을 수행하는 단계; 및 상기 포토레지스트를 제거하는 단계를 포함하는 전계 효과 트랜지스터 제조방법이 제공된다.
또한, 본 발명의 다른 측면에 따르면, 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 반도체 기판에 저농도 소오스/드레인 이온주입을 수행하는 단계; 상기 반도체 기판의 표면 프로파일을 따라 SOG막을 스핀 도포하는 단계; 도포된 상기 SOG막을 이온주입 마스크로 사용하여 상기 반도체 기판에 고농도 소오스/드레인 이온주입을 수행하는 단계; 및 상기 SOG막을 제거하는 단계를 포함하는 전계 효과 트랜지스터 제조방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 1A 내지 도 1D를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도 1A에 도시된 바와 같이 소정의 소자분리막(11)이 형성된 실리콘 기판(10) 상부에 게이트 산화막(12)을 형성하고, 그 상부에 고농도의 n형 불순물로 도핑된 폴리실리콘막을 증착한 후, 그 상부에 포토레지스트를 도포하고, 이를 패터닝하여 게이트 전극 형성을 위한 포토레지스트 패턴을 형성한 다음, 이를 식각장벽으로 하여 폴리실리콘막을 선택 식각함으로써 게이트 전극(13)을 형성한다. 계속하여, 포토레지스트 패턴을 제거하고, n-소오스/드레인 형성을 위한 저농도의 n형 불순물 이온주입을 실시한다. 미설명 도면 부호 14a는 n-소오스, 14b는 n-드레인을 각각 나타낸 것이다.
이어서, 도 1B에 도시된 바와 같이 전체구조 상부에 포토레지스트(15)를 도포한다. 이때, 포토레지스트(15)는 도포시 스핀 속도를 조절하여 그 두께를 조절한다. 여기서, 포토레지스트(15)를 사용하지 않고, 스핀 도포가 가능한 SOG막을 사용할 수도 있다.
다음으로, 도 1C에 도시된 바와 같이 전체구조 표면에 고농도의 n형 불순물 이온주입을 실시하고, 열처리를 실시하여 n+소오스/드레인(16a,16b)을 형성한다. 이때, 이온주입시 소오스/드레인 영역에서는 포토레지스트(15)가 얇기 때문에 이온주입 장벽으로서 작용하지 않고, 게이트 전극(13) 주변의 두껍게 형성된 포토레지스트(15)에 의해 저농도 도핑 드레인 구조를 형성할 수 있게 된다.
끝으로, 도 1D에 도시된 바와 같이 포토레지스트(15)를 제거한다.
본 발명의 다른 실시예는 상보형 전계 효과 트랜지스터 제조시 본 발명의 기술적 원리를 적용한 것으로, 상기와 같은 본 발명의 일실시예에 n형 전계 효과 트랜지스터 형성을 위한 포토레지스트 패턴 및 p형 전계 효과 트랜지스터 형성을 위한 포토레지스트 패턴 형성 공정을 추가하고, 상기한 공정 단계를 불순물의 극성을 바꾸어 두차례 실시함으로써 상보형 전계 효과 트랜지스터를 제조하는 것이다.
상기한 본 발명의 일실시예에 나타난 본 발명에 따라 형성된 전계 효과 트랜지스터 또는 상보형 전계 효과 트랜지스터는 포토레지스트 또는 SOG막을 저농도 도핑 드레인 구조를 위한 이온주입 장벽으로 사용함으로써 전면성 식각 단계를 생략하여 공정단계 및 시간을 줄이고, 이후 쉽게 제거할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명의 전계 효과 트랜지스터 또는 상보형 전계 효과 트랜지스터는 포토레지스트 또는 SOG막을 저농도 도핑 드레인 구조를 위한 이온주입 장벽으로 사용함으로써 전면성 식각 단계를 생략하여 공정 단계 및 시간을 줄이고, 이후 쉽게 제거할 수 있는 효과가 있으며, 이로 인하여 반도체 장치의 생산성향상을 기대할 수 있다.
Claims (2)
- 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 반도체 기판에 저농도 소오스/드레인 이온주입을 수행하는 단계;상기 반도체 기판의 표면 프로파일을 따라 포토레지스트를 스핀 도포하는 단계;도포된 상기 포토레지스트를 이온주입 마스크로 사용하여 상기 반도체 기판에 고농도 소오스/드레인 이온주입을 수행하는 단계; 및상기 포토레지스트를 제거하는 단계를 포함하는 전계 효과 트랜지스터 제조방법.
- 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 반도체 기판에 저농도 소오스/드레인 이온주입을 수행하는 단계;상기 반도체 기판의 표면 프로파일을 따라 SOG막을 스핀 도포하는 단계;도포된 상기 SOG막을 이온주입 마스크로 사용하여 상기 반도체 기판에 고농도 소오스/드레인 이온주입을 수행하는 단계; 및상기 SOG막을 제거하는 단계를 포함하는 전계 효과 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076382A KR100438666B1 (ko) | 1996-12-30 | 1996-12-30 | 전계효과트랜지스터제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076382A KR100438666B1 (ko) | 1996-12-30 | 1996-12-30 | 전계효과트랜지스터제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980057112A KR19980057112A (ko) | 1998-09-25 |
| KR100438666B1 true KR100438666B1 (ko) | 2004-10-08 |
Family
ID=37348980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960076382A KR100438666B1 (ko) | 1996-12-30 | 1996-12-30 | 전계효과트랜지스터제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100438666B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267331A (ja) * | 1992-03-21 | 1993-10-15 | Ricoh Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| JPH06163572A (ja) * | 1992-11-26 | 1994-06-10 | Sanyo Electric Co Ltd | Ｍｏｓ電界効果トランジスタの製造方法 |
| JPH06204240A (ja) * | 1992-12-25 | 1994-07-22 | Hitachi Denshi Ltd | 半導体装置の製造方法 |
| KR0130376B1 (ko) * | 1994-02-01 | 1998-04-06 | 문정환 | 반도체소자 제조방법 |
-
1996
- 1996-12-30 KR KR1019960076382A patent/KR100438666B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267331A (ja) * | 1992-03-21 | 1993-10-15 | Ricoh Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
| JPH06163572A (ja) * | 1992-11-26 | 1994-06-10 | Sanyo Electric Co Ltd | Ｍｏｓ電界効果トランジスタの製造方法 |
| JPH06204240A (ja) * | 1992-12-25 | 1994-07-22 | Hitachi Denshi Ltd | 半導体装置の製造方法 |
| KR0130376B1 (ko) * | 1994-02-01 | 1998-04-06 | 문정환 | 반도체소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980057112A (ko) | 1998-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI533408B (zh) | 薄膜電晶體和主動矩陣有機發光二極體組件及製造方法 | |
| KR19980084215A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100438666B1 (ko) | 전계효과트랜지스터제조방법 | |
| KR20000004483A (ko) | 듀얼 게이트 산화막의 형성방법 | |
| KR100230821B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR100336771B1 (ko) | 트랜지스터 형성방법 | |
| KR100244413B1 (ko) | 반도체소자의소오스/드레인형성방법 | |
| KR970008580A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100302612B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100929422B1 (ko) | 반도체소자의 제조방법 | |
| KR960035912A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100219073B1 (ko) | 전계 효과 트랜지스터 및 그 제조방법 | |
| KR100223935B1 (ko) | 반도체소자 제조방법 | |
| KR100260488B1 (ko) | 전계 효과 트랜지스터 제조방법 | |
| KR100540339B1 (ko) | 반도체 제조 공정에 있어서의 게이트 구조 형성 방법 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100214069B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR970003682A (ko) | 저도핑 드레인 구조의 모스 트랜지스터 제조 방법 | |
| KR100443519B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100218367B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR100518239B1 (ko) | 반도체 장치 제조방법 | |
| KR100219065B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR100358174B1 (ko) | 반도체장치의소오스및드레인형성방법 | |
| KR100223795B1 (ko) | 반도체소자제조방법 | |
| KR100218372B1 (ko) | 반도체소자의 듀얼게이트 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |