KR100443519B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100443519B1 KR100443519B1 KR10-2002-0066510A KR20020066510A KR100443519B1 KR 100443519 B1 KR100443519 B1 KR 100443519B1 KR 20020066510 A KR20020066510 A KR 20020066510A KR 100443519 B1 KR100443519 B1 KR 100443519B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- contact
- forming
- substrate
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000010410 layer Substances 0.000 claims abstract description 46
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 abstract description 6
- 238000005054 agglomeration Methods 0.000 abstract description 2
- 230000002776 aggregation Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 콘택 접촉 면적 마진을 확보할 수 있는 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트를 형성하는 단계; 상기 게이트를 포함한 기판상에 완충층을 형성하는 단계; 상기 완충층이 형성된 게이트 양측벽에 콘택 접촉 면적 마진이 확보될 수 있을 정도의 두께로 게이트 스페이서를 형성하는 단계; 상기 완충층과 게이트 스페이서상에 보더레스 콘택층을 형성하는 단계; 상기 게이트 양측면 아래의 기판에 접합 영역을 형성하는 단계; 상기 기판 전면상에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 제거하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 하며, 트랜지스터의 접합 영역의 콘택 접촉 영역의 마진을 확보할 수 있게 하고, 이온 주입의 균일성이 향상되며, 고농도의 접합 이온 주입에 의하여 발생되는 불순물의 뭉침(Agglomeration) 현상에 따른 디스로케이션 (Dislocation)의 생성도 없어지게 되는 효과가 있는 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택 접촉 면적 마진을 확보할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
종래 반도체 소자를 제조함에 있어서는 접합 영역을 형성하기 위해선 게이트 스페이서(Gate Spacer)를 형성한 후 기판상에 접합 이온을 주입하여 접합 영역을 형성하였다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 제조 방법을 개략적으로 설명하기 위한 공정별 단면도이다.
종래 기술에 따른 반도체 소자의 제조 방법은, 도 1에 도시된 바와 같이, 실리콘 기판(10)에 게이트(12)를 형성한 후, 상기 게이트(12) 양측벽에 질화막으로 게이트 스페이서(16)를 형성한다. 그런다음, 접합 이온을 주입하여 접합 영역(18)을 형성한다.
이어서, 도 2에 도시된 바와 같이, 상기 기판(10) 전면상에 층간절연막(22)을 증착한 후, 상기 층간절연막(22)상에 포토레지스트 패턴(24)을 형성한다. 한편, 층간절연막(22) 증착 이전에 필드 산화막(미도시)을 보호하기 위해 보더레스 콘택층(20)을 질화막으로 형성한다.
그다음, 도 3에 도시된 바와 같이, 상기 포토레지스트 패턴(24)을 마스크로 하는 식각 공정으로 상기 층간절연막(22)을 선택적으로 제거하여 콘택(26)을 형성한다.
그런데, 종래 기술에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 도 2에 도시된 바와 같이, 접합 이온 주입에 의한 측면확산을 제어하는데 사용되는 게이트 스페이서(16)가 그대로 남은채로 후속공정이 진행된다. 한편, 층간절연막(22) 증착후 콘택 공정을 보더레스 콘택(Borderless Contact)으로 하여 필드 산화막(미도시)을 보호해주기 위하여 질화막으로 보더레스 콘택층(20)을 형성한다.
따라서, 콘택과 게이트 사이에는 게이트 측면의 게이트 스페이서와 보더레스 콘택층의 두께만큼의 간격이 생기게 되는데, 디자인 룰(Design Rule)이 축소되면서 게이트에서 콘택까지의 거리가 가까와지게 된다.
그결과, 도 2에 도시된 바와 같이, 게이트(12)와 포토레지스트 패턴(24)간에 약간의 오정렬(Misalign)이 생기게 되어, 도 3에 도시된 바와 같이, 어느 한쪽의 콘택(26)이 제대로 형성되지 않게 되는 문제점이 있다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 보더레스 콘택층의 두께보다 얇게 게이트 스페이서를 형성한 후 보더레스 콘택층을 형성한 다음에 접합 이온 주입을 실시하여 콘택 접촉 면적 마진을 확보할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있습니다.
도 1 내지 도 3은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
도 4 내지 도 6은 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
도 7 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100,200; 반도체 기판 110,210; 게이트
215; 캡층 120,210; 완충층
130,230; 게이트 스페이서 140,240; 보더레스 콘택층
150,250; 접합 영역 160,260; 층간절연막
170,270; 포토레지스트 패턴 180,280; 콘택
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 게이트를 형성하는 단계; 상기 게이트를 포함한 기판상에 완충층을 형성하는 단계; 상기 완충층이 형성된 게이트 양측벽에 콘택 접촉 면적 마진이 확보될 수 있을 정도의 두께로 게이트 스페이서를 형성하는 단계; 상기 완충층과 게이트 스페이서상에 보더레스 콘택층을 형성하는 단계; 상기 게이트 양측면 아래의 기판에 접합 영역을 형성하는 단계; 상기 기판 전면상에 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 제거하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 스페이서의 두께는 상기 보더레스 콘택층의 두께와 동일하거나 얇은 것을 특징으로 한다.
본 발명에 의하면, 트랜지스터의 접합 영역의 콘택 접촉 영역의 마진을 확보할 수 있게 된다.
이하, 본 발명에 따른 반도체 소자의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 4 내지 도 6은 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이고, 도 7 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 도 4에 도시된 바와 같이, 실리콘과 같은 반도체 원소 등으로 구성된 반도체 기판(100)상에 게이트(110)를 형성한다.
그런다음, 상기 게이트(110)를 포함한 기판(100)상에 완충층(120)을 형성하고, 상기 완충층(120)이 형성된 게이트(110) 양측벽에 폴리실리콘으로 게이트 스페이서(130)를 형성한다. 상기 게이트 스페이서(130)는 후속공정에서 형성된 콘택 접촉 면적 마진이 확보될 수 있을 정도의 두께로 형성하는데, 예를 들어, 하기 보더레스 콘택층(140)의 두께와 동일하거나 그보다 얇은 두께로 형성한다.
이어서, 도 5에 도시된 바와 같이, 상기 완충층(120)과 게이트 스페이서(130)상에 보더레스 콘택층(140;Borderless Contact Layer)을 형성한다. 상기 보더레스 콘택층(140)은, 도면에는 도시하지 않았지만, 상기 게이트(110) 등이 형성되는 기판(100)상의 활성 영역들을 상호 격리 시키는 필드 산화막(Field Oxide)을 보호하기 위하여 질화막으로 형성한다.
그런다음, 상기 게이트(110) 양측면 아래의 기판(100)에 접합 이온을 주입하여 소오스/드레인 전극으로 될 접합 영역(150;Junction Region)을 형성한 다음, 상기 기판(100) 전면상에 산화막으로 층간절연막(160)을 형성한다.
이어서, 콘택 공정을 실시하기 위하여 먼저 상기 층간절연막(160)상에 포토리소그래피(Photolithography) 공정으로 포토레지스트 패턴(170)을 형성한다.
그다음, 도 6에 도시된 바와 같이, 상기 포토레스트 패턴(170)을 마스크로 하는 식각 공정으로 상기 층간절연막(160)을 선택적으로 제거하여 콘택(180)을 형성한다. 이때의 식각 공정은 질화막과 산화막에 의한 선택적 식각으로서 상기 포토레지스트 패턴(170)이 오정렬 되어도 상기 게이트 스페이서(130)와 보더레스 콘택층(140)의 두께 총합이 작으므로 어느 한쪽 콘택이 제대로 형성되지 않는 불량은 생기지 않게된다.
즉, 콘택(180)과 게이트(110)의 간격이 가깝기 때문에 콘택 접촉 면적 마진이 확보되는 것이다.
한편, 접합 영역(150)을 형성하는 단계 이전 및 이후에 세정 공정을 진행할 수 있다. 이때의 세정 공정에서 손실되지 않은 질화막 등을 통하여 접합 이온이 주입되기 때문에 균일하게 이온이 주입된다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 도 7에 도시된 바와 같이, 실리콘과 같은 반도체 원소 등으로 구성된 반도체 기판(200)상에 게이트(210)를 형성한다. 이때, 상기 게이트(210)상에 캡층(215)을 형성하여 준다.
그런다음, 상기 게이트(210)를 포함한 기판(200)상에 완충층(220)을 형성하고, 상기 완충층(220)이 형성된 게이트(210) 양측벽에 질화막으로 게이트 스페이서(230)를 형성한다. 상기 게이트 스페이서(230)는 후속공정에서 형성된 콘택 접촉 면적 마진이 확보될 수 있을 정도의 두께로 형성하는데, 예를 들어, 하기 보더레스 콘택층(240)의 두께와 동일하거나 그보다 얇은 두께로 형성한다.
이어서, 도 8에 도시된 바와 같이, 상기 완충층(220)과 게이트 스페이서(230)상에 보더레스 콘택층(240;Borderless Contact Layer)을 형성한다. 상기 보더레스 콘택층(240)은, 도면에는 도시하지 않았지만, 상기 게이트(210) 등이 형성되는 기판(200)상의 활성 영역들을 상호 격리 시키는 필드 산화막(Field Oxide)을 보호하기 위하여 질화막으로 형성한다.
그런다음, 상기 게이트(210) 양측면 아래의 기판(200)에 접합 이온을 주입하여 소오스/드레인 전극으로 될 접합 영역(250;Junction Region)을 형성한 다음, 상기 기판(200) 전면상에 산화막으로 층간절연막(260)을 형성한다.
이어서, 콘택 공정을 실시하기 위하여 먼저 상기 층간절연막(260)상에 포토리소그래피(Photolithography) 공정으로 포토레지스트 패턴(270)을 형성한다.
그다음, 도 9에 도시된 바와 같이, 상기 포토레스트 패턴(270)을 마스크로 하는 식각 공정으로 상기 층간절연막(260)을 선택적으로 제거하여 콘택(280)을 형성한다. 이때의 식각 공정은 질화막과 산화막에 의한 선택적 식각으로서 상기 포토레지스트 패턴(270)이 오정렬 되어도 상기 게이트 스페이서(230)와 보더레스 콘택층(240)의 두께 총합이 작으므로 어느 한쪽 콘택이 제대로 형성되지 않는 불량은 생기지 않게된다.
즉, 콘택(280)과 게이트(210)의 간격이 가깝기 때문에 콘택 접촉 면적 마진이 확보되는 것이다.
이때, 상기 콘택(280)이 상기 게이트(210)위에 걸치더라도 절연이 되며, 상기 게이트 스페이서(230)가 얇아 여전히 작은 콘택(280)으로 상기 접합 영역(250)과의 접촉이 양호한 상태를 유지한다.
한편, 접합 영역(250)을 형성하는 단계 이전 및 이후에 세정 공정을 진행할 수 있다. 이때의 세정 공정에서 손실되지 않은 질화막 등을 통하여 접합 이온이 주입되기 때문에 균일하게 이온이 주입된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 트랜지스터의 접합 영역의 콘택 접촉 영역의 마진을 확보할 수 있게 되는 효과가 있다. 또한, 이온 주입의 균일성이 향상되고, 고농도의 접합 이온 주입에 의하여 발생되는 불순물의 뭉침(Agglomeration) 현상에 따른 디스로케이션 (Dislocation)의 생성도 없어지게 되는 효과도 있다.
Claims (6)
- 반도체 기판상에 게이트를 형성하는 단계;상기 게이트를 포함한 기판상에 완충층을 형성하는 단계;상기 완충층이 형성된 게이트 양측벽에 콘택 접촉 면적 마진이 확보될 수 있을 정도의 두께로 게이트 스페이서를 형성하는 단계;상기 완충층과 게이트 스페이서상에 보더레스 콘택층을 형성하는 단계;상기 게이트 양측면 아래의 기판에 접합 영역을 형성하는 단계;상기 기판 전면상에 층간절연막을 형성하는 단계; 및상기 층간절연막을 선택적으로 제거하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 스페이서의 두께는 상기 보더레스 콘택층의 두께와 동일하거나 얇은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 스페이서는 폴리실리콘과 질화막중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 게이트 상부에 캡층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 보더레스 콘택층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 접합 영역을 형성하는 단계 이전 및 이후에 세정 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0066510A KR100443519B1 (ko) | 2002-10-30 | 2002-10-30 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0066510A KR100443519B1 (ko) | 2002-10-30 | 2002-10-30 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040037844A KR20040037844A (ko) | 2004-05-08 |
| KR100443519B1 true KR100443519B1 (ko) | 2004-08-09 |
Family
ID=37336118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0066510A KR100443519B1 (ko) | 2002-10-30 | 2002-10-30 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100443519B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144633A (ja) * | 1996-11-08 | 1998-05-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH10303141A (ja) * | 1997-04-28 | 1998-11-13 | Sony Corp | 半導体装置及びその製造方法 |
| KR19980084560A (ko) * | 1997-05-23 | 1998-12-05 | 윤종용 | 반도체장치의 제조공정에서 콘택홀 형성방법 |
| KR20020071214A (ko) * | 2001-03-05 | 2002-09-12 | 삼성전자 주식회사 | 보더리스 콘택을 구비한 반도체 소자 및 그의 제조방법 |
-
2002
- 2002-10-30 KR KR10-2002-0066510A patent/KR100443519B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144633A (ja) * | 1996-11-08 | 1998-05-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH10303141A (ja) * | 1997-04-28 | 1998-11-13 | Sony Corp | 半導体装置及びその製造方法 |
| KR19980084560A (ko) * | 1997-05-23 | 1998-12-05 | 윤종용 | 반도체장치의 제조공정에서 콘택홀 형성방법 |
| KR20020071214A (ko) * | 2001-03-05 | 2002-09-12 | 삼성전자 주식회사 | 보더리스 콘택을 구비한 반도체 소자 및 그의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040037844A (ko) | 2004-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20070055729A (ko) | 더미 게이트를 구비하는 반도체 소자의 구조 및 그 제조방법 | |
| KR100186503B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2847490B2 (ja) | トランジスタの製造方法 | |
| KR100443519B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100579850B1 (ko) | 모스 전계효과 트랜지스터의 제조 방법 | |
| KR100386610B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100244413B1 (ko) | 반도체소자의소오스/드레인형성방법 | |
| KR100448087B1 (ko) | 트랜지스터의스페이서제조방법 | |
| KR100537273B1 (ko) | 반도체 소자 제조방법 | |
| KR100250686B1 (ko) | 반도체 소자 제조 방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100252767B1 (ko) | 반도체장치 및 그제조방법 | |
| KR100438666B1 (ko) | 전계효과트랜지스터제조방법 | |
| KR100314800B1 (ko) | 반도체소자의박막트랜지스터제조방법 | |
| KR100905182B1 (ko) | 반도체 소자 형성 방법 | |
| KR100800922B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR100223918B1 (ko) | 반도체 소자의 구조 및 제조방법 | |
| KR100365750B1 (ko) | 반도체소자의자기정렬콘택형성방법 | |
| JPH05259446A (ja) | 半導体装置の製造方法 | |
| KR20050064319A (ko) | 반도체 소자의 제조방법 | |
| KR20060091600A (ko) | 모스 트랜지스터의 제조방법들 | |
| JPH08298290A (ja) | 半導体装置及びその製造方法 | |
| KR19980050429A (ko) | 반도체 장치 제조 방법 | |
| KR20050064329A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR19980048596A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |