KR20060091600A - 모스 트랜지스터의 제조방법들 - Google Patents

모스 트랜지스터의 제조방법들 Download PDF

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Abstract

모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판 상에 절연된 게이트 전극을 형성하는 것을 구비한다. 상기 절연된 게이트 전극을 갖는 기판 상에 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 이방성 식각하여 상기 절연된 게이트 전극의 측벽 상에 게이트 스페이서를 형성한다. 상기 게이트 스페이서를 갖는 기판 상에 포토레지스트막을 도포한다. 상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키어 상기 절연된 게이트 전극의 상부면을 노출시킨다. 상기 리세스된 포토레지스트막을 제거한다. 상기 노출된 게이트 전극의 표면 및 상기 게이트 전극에 인접한 상기 반도체 기판 상에 선택적으로 금속 실리사이드막을 형성한다.
게이트 전극, 게이트 스페이서, 포토레지스트막, 금속 실리사이드막

Description

모스 트랜지스터의 제조방법들{Methods of fabricating a MOS transistor}
도 1a 내지 도 1c는 종래의 모스 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 2a 내지 도 2i은 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조방법들에 관한 것으로서, 특히 모스 트랜지스터의 제조방법들에 관한 것이다.
일반적으로, 게이트 전극 및 소오스/드레인 상에 선택적으로 금속 실리사이드를 형성하는 샐리사이드 공정이 널리 사용되고 있다. 이 경우에, 모스 트랜지스터의 게이트 전극 측벽에 형성되는 게이트 스페이서는 게이트 전극과 소오스/드레인을 전기적으로 격리시키기 위하여 배치된다. 또한, 반도체 기판에 불순물 이온을 주입하는 공정 시에, 상기 게이트 스페이서는 상기 게이트 전극과 함께 이온 주입용 마스크로 이용되고 있다.
이와 같이 이용되는 상기 게이트 스페이서는 그 치수(dimension)에 따라 후속 공정에 많은 영향을 미치고 있다. 예를 들면, 상기 게이트 전극과 함께 상기 게이트 스페이서를 이온 주입용 마스크로 이용하여 반도체 기판에 소오스/드레인을 형성하는 경우에, 상기 게이트 스페이서의 폭(width)의 치수는 채널길이 및 핫 캐리어 효과에 영향을 미친다. 설명의 편의상 상기 게이트 스페이서의 "폭"은 상기 게이트 전극의 측벽으로부터 외측 방향으로(outward) 향하는 게이트 스페이서의 치수로 정의한다.
이에 더하여, 상기 게이트 스페이서의 높이는 상기 게이트 전극의 상부에 형성되는 금속 실리사이드막의 형성 범위 또는 그 두께에 영향을 미친다.
도 1a 내지 도 1c는 종래의 모스 트랜지스터의 제조방법을 설명하는 단면도들이다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(1)에 활성영역(2)을 한정하는 소자분리막(3)을 형성한다. 상기 활성영역(3)을 갖는 상기 기판(1) 상에 게이트 전극(4)을 형성한다. 상기 게이트 전극(4)을 형성하기 전에, 상기 활성영역(3)을 갖는 상기 기판(1) 상에 게이트 절연막(5)을 형성할 수 있다. 이 경우에, 상기 게이트 전극(4)과 상기 활성영역(2) 사이에 상기 게이트 절연막(5)이 개재될 수 있다. 상기 게이트 전극(4)을 이온 주입 마스크로 하여 불순물 이온들을 주입하여 상기 활성영역(3)에 저농도 불순물 영역들(8)을 형성한다. 상기 게이트 전극(4)을 갖는 상기 기판(1)의 전면에 스페이서 절연막(6)을 형성한다. 상기 스페이서 절연막(6)을 전면 식각하여 상기 게이트 전극(4)의 측벽을 덮는 게이트 스페이서(7)를 형성한 다. 상기 게이트 전극(4) 및 상기 게이트 스페이서(7)을 이온 주입 마스크로 사용하여 불순물 이온들을 주입하여 상기 활성영역(2)에 고농도 불순물 영역들(9)을 형성한다.
이와 같은 종래의 게이트 스페이서의 형성방법은 상기 스페이서 절연막(6)을 전면 식각하여 상기 게이트 스페이서(7)를 형성하기 때문에, 상기 게이트 스페이서의 폭 및 높이가 단일 식각공정에 의해 동시에 결정된다. 그 결과, 반도체 소자의 특성에 부합하는 최적의 높이와 폭을 갖는 게이트 스페이서를 형성하기가 용이하지 아니하다.
이에 더하여, 상기 게이트 전극의 상부면을 세정한 이후에 상기 게이트 전극 상에 금속 실리사이드막(도시하지 않음)을 형성한다. 이 경우에, 상기 게이트 전극의 상부면 뿐만 아니라 그 이외의 부분도 세정되어 불필요한 손상을 초래한다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 특성 및 신뢰도를 향상시키는 데 적합한 게이트 모스 트랜지스터의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 반도체 소자의 특성에 부합하는 최적의 높이 및 폭을 갖는 게이트 스페이서를 채택하는 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판 상에 절연된 게이트 전극을 형성하는 것을 포함한다. 상기 절연된 게이트 전극을 갖는 기판 상에 스페이서 절연막을 형성한다. 상기 스페이서 절연막을 이방성 식각하여 상기 절연된 게이트 전극의 측벽 상에 게이트 스페 이서를 형성한다. 상기 게이트 스페이서를 갖는 기판 상에 포토레지스트막을 도포한다. 상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키어 상기 절연된 게이트 전극의 상부면을 노출시킨다. 상기 리세스된 포토레지스트막을 제거한다. 상기 노출된 게이트 전극의 표면 및 상기 게이트 전극에 인접한 상기 반도체 기판 상에 선택적으로 금속 실리사이드막을 형성한다.
본 발명의 일 양태에 따른 몇몇 실시예들에 있어, 상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키는 것은, 상기 포토레지스트막을 부분 노광하여 상기 게이트 스페이서의 상부 영역을 노출시키고, 상기 게이트 스페이서의 상기 노출된 상부 영역을 식각하는 것을 포함할 수 있다.
본 발명의 다른 실시예에 있어, 상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키는 것은, 상기 포토레지스트막 및 상기 게이트 스페이서를 전면 식각하여 상기 게이트 스페이서의 상부 영역을 제거하는 것을 포함하되, 상기 포토레지스트막 및 상기 게이트 스페이서를 전면 식각하는 것을 상기 포토레지스트막 및 상기 게이트 스페이서의 식각률이 동일한 식각 레서피를 사용하여 실시할 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 스페이서 절연막을 형성하기 전에, 상기 절연된 게이트 전극을 갖는 기판 상에 버퍼 산화막을 형성하는 것을 더 포함하되, 상기 버퍼 산화막은 상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키는 동안 식각될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 각 구성요소들의 길이 또는 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다.
도 2a 내지 도 2i은 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(20)에 활성영역(25)을 한정하는 소자분리막(30)을 형성한다. 상기 활성영역(25)을 갖는 상기 기판(20) 상에 절연된 게이트 전극(35)을 형성한다. 상기 절연된 게이트 전극(35)은 폴리 실리콘막으로 형성될 수 있다. 상기 절연된 게이트 전극(35)을 형성하기 전에, 상기 활성영역(25)을 갖는 상기 기판(20) 상에 게이트 절연막(40)을 형성할 수도 있다. 이 경우에, 상기 절연된 게이트 전극(35)과 상기 활성영역(25) 사이에 상기 게이트 절연막(40)이 개재될 수 있다. 상기 게이트 절연막(40)은 열산화막으로 형성될 수 있다. 상기 절연된 게이트 전극(35)을 이온 주입 마스크로 이용하여 불순물 이온들을 주입하여 상기 활성영역(25)에 저농도 불순물 영역(45a)을 형성할 수 있다.
도 2b를 참조하면, 상기 절연된 게이트 전극(35)을 갖는 상기 기판(20) 전면에 스페이서 절연막(50)을 형성한다. 상기 스페이서 절연막(50)은 실리콘 질화막으로 형성될 수 있다. 상기 스페이서 절연막(50)을 형성하기 전에, 상기 절연된 게이트 전극(35)을 갖는 상기 기판(20) 전면에 버퍼 산화막(55)을 형성할 수 있다. 이 경우에 상기 절연된 게이트 전극(35)과 상기 스페이서 절연막(50) 사이에 상기 버 퍼 산화막(55)이 개재될 수 있다. 상기 버퍼 산화막(55)은 실리콘 산화막으로 형성할 수 있다.
도 2c를 참조하면, 상기 스페이서 절연막(50)을 이방성 식각하여 상기 절연된 게이트 전극(35)의 양 측벽들을 덮는 게이트 스페이서(50a)를 형성한다. 이 경우에, 상기 게이트 스페이서(50a)는 반도체 소자의 특성에 따라 소정의 폭으로 형성될 수 있다. 설명의 편의상 상기 게이트 스페이서(50a)의 "폭"은 상기 게이트 전극(35)의 측벽으로부터 외측 방향으로(outward) 향하는 게이트 스페이서의 치수로 정의한다.
도 2d를 참조하면, 상기 절연된 게이트 전극(35) 및 상기 게이트 스페이서(50a)(또는 상기 버퍼 산화막; 55)를 갖는 상기 기판(20) 전면에 포토레지스트막(60)을 도포한다.
도 2e 및 도 2f를 참조하면, 상기 포토레지스트막(60) 및 상기 게이트 스페이서(50a)를 리세스시키어 상기 절연된 게이트 전극(35)의 상부면을 노출시킨다. 상기 절연된 게이트 전극(35) 상에 상기 버퍼 산화막(55)이 형성된 경우에는, 상기 포토레지스트막(60) 및 상기 게이트 스페이서(50a)를 리세스시킨 결과, 상기 버퍼 산화막(55)의 상부면이 노출될 수 있다. 그러나, 상기 포토레지스트막(60) 및 상기 게이트 스페이서(50a)를 리세스시키는 동안에, 상기 게이트 전극(35)의 상부면 상에 형성된 상기 버퍼 산화막(55)을 식각할 수도 있다.
상기 포토레지스트막(60) 및 상기 게이트 스페이서(50a)를 리세스시키는 것은, 상기 포토레지스트막(60)을 부분 노광하여 상기 게이트 스페이서(50a)의 상부 영역을 노출시키고, 상기 게이트 스페이서(50a)의 상기 노출된 상부 영역을 식각하는 것을 포함할 수 있다. 이 경우에, 상기 포토레지스트막(60)은 상기 게이트 스페이서(50a)에 대하여 식각 선택비를 가질 수 있다. 그 결과, 상기 게이트 전극(35)의 양 측벽들을 덮는 상기 게이트 스페이서(50a)는 소정의 높이를 갖고 형성된다. 상기 게이트 전극(35) 상에 상기 버퍼 산화막(55)이 형성된 경우에는, 상기 게이트 전극(35)과 상기 게이트 스페이서(50a) 사이에 개재된 상기 버퍼 산화막(55)이 형성될 수 있다.
이와 달리, 상기 포토레지스트막(60) 및 상기 게이트 스페이서(50a)를 리세스시키는 것은, 상기 포토레지스트막(60) 및 상기 게이트 스페이서(50a)를 전면 식각하여 상기 게이트 스페이서(50a)의 상부 영역을 제거하는 것을 포함할 수도 있다. 이 경우에, 상기 포토레지스트막(60) 및 상기 게이트 스페이서(50a)를 전면 식각하는 것을 상기 포토레지스트막(60) 및 상기 게이트 스페이서(50a)의 식각률이 동일한 식각 레서피를 사용하여 실시할 수 있다. 즉, 상기 포토레지스트막(60)과 상기 게이트 스페이서(50a)를 단일 공정에 의해 전면 식각할 수 있다. 상기 전면 식각에 의해 상기 포토레지스트막(60)의 상부면 및 상기 게이트 스페이서(50a)의 상부면은 실질적으로 동일 레벨을 가질 수 있다. 그 결과, 상기 게이트 전극(35)의 양 측벽들을 덮는 상기 게이트 스페이서(50a)는 소정의 높이를 갖고 형성된다. 상기 게이트 전극(35) 상에 상기 버퍼 산화막(55)이 형성된 경우에는, 상기 게이트 전극(35)과 상기 게이트 스페이서(50a) 사이에 개재된 상기 버퍼 산화막(55)이 형성될 수 있다.
도 2g를 참조하면, 상기 게이트 스페이서(50a) 및 상기 포토레지스트막(60)을 리세스시킨 후, 상기 게이트 전극(35)의 상부 영역 상에 형성된 상기 버퍼 산화막(55)이 잔존하는 경우에, 상기 버퍼 산화막(55)은 세정에 의해 제거할 수도 있다. 상기 리세스된 포토레지스트막(60) 및 상기 리세스된 게이트 스페이서(50a)가 그 측벽들 상에 형성된 상기 게이트 전극(35)의 상부면을 후속의 금속 실리사이드 공정을 위해 세정한다. 그 결과, 상기 게이트 전극(35)의 상부면을 제외한 상기 활성영역(25)의 상부면이 상기 세정에 의해 손상을 받지 아니하게 된다.
이에 더하여, 상기 리세스된 포토레지스트막(60)을 제거한다. 상기 게이트 스페이서(50a) 및 상기 게이트 전극(35)을 이온 주입 마스크로 이용하여 불순물 이온들을 주입하여 상기 활성영역(25)에 고농도의 불순물 영역(45b)을 형성할 수 있다. 이 경우에, 상기 게이트 스페이서(50a) 및 상기 게이트 전극(35) 사이에 개재된 상기 버퍼 산화막(55)이 형성될 수 있다.
도 2h 및 도2i를 참조하면, 상기 게이트 전극(35) 및 상기 게이트 스페이서(50a)를 갖는 상기 기판(20)의 전면에 금속층(65)을 형성한다. 상기 게이트 전극(35) 및 상기 게이트 스페이서(50a) 사이에 개재된 상기 버퍼 산화막(55)이 형성될 수 있다. 상기 금속층(65)은 코발트층, 텅스텐층, 티타늄층 또는 탄탈륨층으로 형성할 수 있다. 상기 금속층(65)이 형성된 상기 기판(20)을 열처리한다. 상기 금속층(65)이 코발트층으로 형성되는 경우에, 상기 열처리는 650℃ 내지 750℃ 정도의 급속 열처리 공정에 의해 실시할 수 있다. 그 결과, 상기 게이트 전극(35)의 상부 표면 및 상기 고농도 불순물 영역(45b)의 표면의 실리콘과 상기 금속층(65)의 금속 이 반응하여 금속 실리사이드막(65a,65b)이 형성된다. 그 후에, 실리콘과 반응하지 않은 금속층을 세정공정에 의해 제거한다. 상기 세정공정에는 과산화수소 및 황산을 포함하는 세정액을 사용할 수 있다.
상술한 바와 같이 구성되는 본 발명은, 서로 다른 공정들에 의해서 게이트 스페이서가 소정의 폭과 높이를 각각 갖게 된다. 따라서, 본 발명에 따른 모스 트랜지스터의 제조방법에 있어, 게이트 스페이서의 폭 및 높이가 보다 높은 정밀도의 치수(dimension)를 갖고 형성되기 때문에 후속의 금속 실리사이드의 양을 정밀하게 형성시킬 수 있다. 그 결과, 모스 트랜지스터의 특성 및 신뢰도를 향상시킬 수 있다. 또한, 금속 실리사이드막을 형성하기 위해 게이트 전극의 상부 표면만을 세정하기 때문에 그 이외의 다른 부분이 불필요하게 손상을 받지 않게 된다.

Claims (4)

  1. 반도체기판 상에 절연된 게이트 전극을 형성하고,
    상기 절연된 게이트 전극을 갖는 기판 상에 스페이서 절연막을 형성하고,
    상기 스페이서 절연막을 이방성 식각하여 상기 절연된 게이트 전극의 측벽 상에 게이트 스페이서를 형성하고,
    상기 게이트 스페이서를 갖는 기판 상에 포토레지스트막을 도포하고,
    상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키어 상기 절연된 게이트 전극의 상부면을 노출시키고,
    상기 리세스된 포토레지스트막을 제거하고,
    상기 노출된 게이트 전극의 표면 및 상기 게이트 전극에 인접한 상기 반도체 기판 상에 선택적으로 금속 실리사이드막을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키는 것은
    상기 포토레지스트막을 부분 노광하여 상기 게이트 스페이서의 상부 영역을 노출시키고,
    상기 게이트 스페이서의 상기 노출된 상부 영역을 식각하는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  3. 제 1 항에 있어서, 상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키는 것은
    상기 포토레지스트막 및 상기 게이트 스페이서를 전면 식각하여 상기 게이트 스페이서의 상부 영역을 제거하는 것을 포함하되, 상기 포토레지스트막 및 상기 게이트 스페이서를 전면 식각하는 것을 상기 포토레지스트막 및 상기 게이트 스페이서의 식각률이 동일한 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 스페이서 절연막을 형성하기 전에, 상기 절연된 게이트 전극을 갖는 기판 상에 버퍼 산화막을 형성하는 것을 더 포함하되, 상기 버퍼 산화막은 상기 포토레지스트막 및 상기 게이트 스페이서를 리세스시키는 동안 식각되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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