KR100861220B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100861220B1
KR100861220B1 KR1020060083184A KR20060083184A KR100861220B1 KR 100861220 B1 KR100861220 B1 KR 100861220B1 KR 1020060083184 A KR1020060083184 A KR 1020060083184A KR 20060083184 A KR20060083184 A KR 20060083184A KR 100861220 B1 KR100861220 B1 KR 100861220B1
Authority
KR
South Korea
Prior art keywords
silicide
high concentration
film
forming
substrate
Prior art date
Application number
KR1020060083184A
Other languages
English (en)
Other versions
KR20080020144A (ko
Inventor
반상현
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060083184A priority Critical patent/KR100861220B1/ko
Publication of KR20080020144A publication Critical patent/KR20080020144A/ko
Application granted granted Critical
Publication of KR100861220B1 publication Critical patent/KR100861220B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

반도체 소자의 제조 방법이 개시되어 있다. 반도체 소자의 제조 방법은 기판상에 게이트 구조물을 형성하는 단계, 게이트 구조물의 양측에 고농도 소오스, 고농도 드레인을 갖는 LDD 구조를 형성하는 단계, 게이트 구조물, 상기 고농도 소오스 및 상기 고농도 드레인상에 산화막을 형성하는 단계, 산화막 상에 금속막을 증착하는 단계, 기판을 1차 열처리하여 상기 고농도 소오스, 상기 고농도 드레인 및 상기 폴리 실리콘 게이트 상에 예비 금속 실리사이드를 형성하는 단계 및 예비 금속 실리 사이드가 형성된 상기 기판을 2차 열처리하여 금속 실리 사이드를 형성하는 단계를 포함한다. 이로써, 실리사이드를 형성할 때, 실리콘 상에 얇은 두께를 갖는 산화막을 형성하고, 산화막 상에 실리사이드를 형성하기 위한 금속막을 배치한 후 2번에 걸쳐 열처리를 수행함으로써 실리사이드 및 소오스의 계면, 실리사이드 및 드레인의 계면, 실리사이드 및 게이트의 계면의 평탄도를 크게 향상시켜 소오스/드레인에서의 누설전류를 감소시키고, 문턱 전압을 낮출 뿐만 아니라 채널 전류(구동 전류)도 감소시킬 수 있어 트랜지스터와 같은 반도체 소자의 특성을 크게 향상시킬 수 있다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTRUING SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 도시한 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 낮은 저항 및 높은 계면 평탄도 갖는 실리사이드를 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자의 제조 기술 개발에 따라서 미세 치수를 갖고 전기적 특성이 보다 향상된 반도체 소자가 개발되고 있다.
특히, 최근에 개발된 반도체 소자의 하나인 트랜지스터의 게이트 전극, 소오스 전극 및 드레인 전극의 낮은 저항 특성 및 높은 열적 안정성을 구현하기 위하여 게이트 전극, 소오스 전극 및 드레인 전극 상에 실리콘-금속 반응물인 실리사이드를 형성하는 기술이 개발된 바 있다.
실리사이드를 이루는 금속으로는 티타늄, 텅스텐 등이 대표적이며, 티타늄이 널리 사용되고 있고, 실리콘-티타늄의 반응물은 티타늄 실리사이드(TiSi2)이다.
일반적으로, 티타늄 실리사이드는 널리 알려진 바와 같이 두 개의 상(phase)를 갖는데, 이들은 C49 상(C49 phase) 및 C54 상(C54 phase)로 불리우며, C49상은 약 600℃ 정도의 온도에서 형성되고, C54상은 약 800℃의 온도에서 형성된다.
종래 티타늄 실리사이드는 주로 불순물이 고농도 이온주입된 소오스 전극 및 드레인 전극 상에 형성되는데, 티타늄 실리사이드와 소오스 전극의 경계 및 티타늄 실리사이드 및 드레인 전극의 계면이 불균일하게 형성되고, 이로 인해 소오스 전극 및 드레인 전극에서의 누설 전류 증가, 문턱 전압 증가 및 채널 전류량이 감소되는 등 반도체 소자에 많은 부정적인 영향을 미친다.
본 발명의 목적은 실리사이드의 제조 공정을 개선하여 누설 전류 증가 문턱 전압 증가 및 채널 전류량이 감소되는 문제점을 해결한 반도체 소자의 제조 방법을 제공함에 있다.
이와 같은 본 발명의 목적을 구현하기 위한 반도체 소자의 제조 방법은 기판상에 게이트 구조물을 형성하는 단계, 게이트 구조물의 양측에 고농도 소오스, 고농도 드레인을 갖는 LDD 구조를 형성하는 단계, 게이트 구조물, 상기 고농도 소오스 및 상기 고농도 드레인상에 산화막을 형성하는 단계, 산화막 상에 금속막을 증착하는 단계, 기판을 1차 열처리하여 상기 고농도 소오스, 상기 고농도 드레인 및 상기 폴리 실리콘 게이트 상에 예비 금속 실리사이드를 형성하는 단계 및 예비 금속 실리 사이드가 형성된 상기 기판을 2차 열처리하여 금속 실리 사이드를 형성하 는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1 내지 도 6은 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1을 참조하면, 반도체 소자를 제조하기 위해서, 먼저, 기판(10) 상에 게이트 구조물(20)을 형성한다.
본 실시예에서, 기판(10)은, 예를 들어, 실리콘 기판일 수 있고, 특히 P형 불순물로 도핑된 P형 기판이다. 도 1에서 미설명 참조부호 5는 소자분리 패턴이다.
게이트 구조물(20)을 형성하기 위하여, 기판(10)상에는 전면적에 걸쳐 게이트 산화막(미도시)이 형성되고, 게이트 산화막 상에 폴리실리콘막(미도시)이 형성된다.
폴리실리콘막 및 게이트 산화막이 형성된 후, 폴리실리콘막의 상면에는 포토레지스트 필름이 형성되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토공정에 의하여 패터닝되어 폴리실리콘막의 상면에는 포토레지스트 패턴이 형성된다.
이어서, 포토레지스트 패턴을 식각 마스크로 이용하여 폴리실리콘막 및 게이트 산화막은 순차적으로 패터닝되어, 기판(10) 상에는 폴리실리콘 패턴(24) 및 게 이트 산화막 패턴(22)을 포함하는 게이트 구조물(20)이 형성된다.
게이트 구조물(20)이 형성된 후, 기판(10)에는 게이트 구조물(20)을 이온 주입 마스크로 이용하여 N형 불순물이 저농도 이온 주입되어, 게이트 구조물(20)의 양쪽에는 저농도 소오스(12) 및 저농도 드레인(14)이 각각 형성된다.
도 2를 참조하면, 저농도 소오스(12) 및 저농도 드레인(14)이 형성된 후, 기판(10) 상에는 전면적에 걸쳐 산화막 및/또는 질화막과 같은 절연막이 증착된 후, 에치 백(etch back) 공정에 의하여 건식 식각되어 기판(10) 상에는 게이트 구조물(20)의 측벽을 덮는 게이트 스페이서(26)가 형성된다.
게이트 스페이서(26)가 기판(10) 상에 형성된 후, 게이트 스페이서(26) 및 게이트 구조물(20)을 이온 주입 마스크로 이용하여 기판(10) 상에는 N형 불순물이 고농도 이온 주입된다. 이로써, 기판(10)에는 고농도 소오스(13) 및 고농도 드레인(15)이 각각 형성된다. 게이트 스페이서(26)의 하부에 배치된 저농도 소오스(12) 및 고농도 소오스(13), 게이트 스페이서(26)의 하부에 배치된 저농도 드레인(14) 및 고농도 드레인(15)은 LDD 구조를 이룬다.
도 3을 참조하면, 기판(10) 상에 LDD 구조가 형성된 후, 기판(10)은 급속 열처리 공정에 의하여 열 산화 되고 이 결과 기판(10) 상에는 산화막(30)이 형성된다. 본 실시예에서, 산화막(30)을 형성하는 공정 온도는 약 1,085℃이고, 처리시간은 약 50초 내지 약 120초이다. 이때, 산화막(30)을 형성하는 공정 온도 및 처리 시간은 산화막(30)의 두께에 대응하여 가변 될 수 있다.
본 실시예에서, 산화막(30)의 두께는 약 1Å 내지 약 100Å일 수 있고, 바람 직하게, 산화막(30)의 두께는 약 50Å 내지 약 100Å이다.
본 실시예에서, 산화막(30)은 기판(10) 중 실리콘이 노출된 고농도 소오스(13), 폴리실리콘 패턴(24) 및 고농드 드레인(15) 상에 형성된다.
실리콘이 노출된 고농도 소오스(13), 폴리실리콘 패턴(24) 및 고농드 드레인(15) 상에 형성된 산화막(30)은 후술될 실리사이드와 고농도 소오스(13)의 경계 및 실리사이드와 고농도 드레인(15)의 경계의 평탄도를 향상시키는 중요한 역할을 한다.
도 4를 참조하면, 산화막(30)이 형성된 후, 산화막(30) 상에는 후술될 실리사이드를 형성하기 위한 금속막(40)이 형성된다. 본 실시예에서, 금속막(40)으로 사용될 수 있는 물질의 예로서는 티타늄 및 텅스텐을 들 수 있다. 본 실시예에서, 금속막(40)으로 사용될 수 있는 물질은 티타늄이고, 따라서, 금속막(40)은 티타늄막이다. 이에 더하여, 티타늄막(40)이 산화되는 것을 방지하기 위하여, 티타늄막(40)의 상면에는 질화 티타늄막(50)이 더 형성될 수 있다. 본 실시예에서, 티타늄막(40)의 두께는 300Å 내지 400Å이고, 질화티타늄막(50)의 두께는 125Å 내지 175Å이다.
도 5를 참조하면, 산화막(30) 상에 티타늄막(40) 및 질화 티타늄막(50)이 형성된 후, 기판(10)은 1차 열처리 되어 고농도 소오스(13), 고농도 드레인(15) 및 폴리 실리콘 패턴(24)상에는 예비 금속 실리사이드(TiSi,60)가 형성된다. 본 실시예에서, 1차 열처리 환경은 700℃ 내지 740℃이고, 상기 제1 열처리 시간은 20초 내지 40초이다. 실리콘과 티타늄막을 1차 열처리함에 따라 생성된 예비 금속 실리 사이드(60)는 C49상(C49 phase) 상을 갖는다.
이어서, 티타늄막(40) 중 실리콘과 반응하지 못한 잔류 티타늄막(40) 및 질화티타늄막(50)은, 예를 들어, 황산/과산화수소수의 혼합액에 의하여 기판(10)으로부터 제거된다.
도 6을 참조하면, C49상을 갖는 예비 금속 실리사이드(60)를 형성한 후, 기판(10)은 2차 열처리 되어 고농도 소오스(13), 고농도 드레인(15) 및 폴리 실리콘 패턴(24) 상에는 금속 실리사이드(TiSi2, 70)가 형성된다. 본 실시예에서, 2차 열처리 환경은 800℃ 내지 850℃이고, 상기 제2 열처리 시간은 10초 내지 30초이다. 예비 금속 실리사이드(60)를 2차 열처리함에 따라 금속 실리사이드(70)은 C54상(C54 phase)을 갖게 된다.
이상에서 상세하게 설명한 바에 의하면, 실리사이드를 형성할 때, 실리콘 상에 얇은 두께를 갖는 산화막을 형성하고, 산화막 상에 실리사이드를 형성하기 위한 금속막을 배치한 후 2번에 걸쳐 열처리를 수행함으로써 실리사이드 및 소오스의 계면, 실리사이드 및 드레인의 계면, 실리사이드 및 게이트의 계면의 평탄도를 크게 향상시켜 소오스/드레인에서의 누설전류를 감소시키고, 문턱 전압을 낮출 뿐만 아니라 채널 전류(구동 전류)도 감소시킬 수 있어 트랜지스터와 같은 반도체 소자의 특성을 크게 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식 을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 기판상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 양측에 고농도 소오스, 고농도 드레인을 갖는 LDD 구조를 형성하는 단계;
    상기 기판을 어닐링하여 상기 게이트 구조물, 상기 고농도 소오스 및 상기 고농도 드레인상에 산화막을 형성하는 단계;
    상기 산화막 상에 실리사이드 형성용 금속막과 실리사이드 형성용 금속막의 산화 방지용 금속막을 증착하는 단계;
    상기 기판을 1차 열처리하여 상기 고농도 소오스, 상기 고농도 드레인 및 상기 폴리 실리콘 게이트 상에 상기 산화막과 상기 실리사이드 형성용 금속막이 반응하여 형성된 C49상(C49 phase)의 예비 금속 실리사이드를 형성하는 단계; 및
    상기 예비 금속 실리 사이드가 형성된 상기 기판을 2차 열처리하여 C54상의 금속 실리 사이드를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 산화막은 1Å 내지 100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 산화막은 50Å 내지 100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 1차 열처리 환경은 700℃ 내지 740℃이고, 상기 제1 열처리 시간은 20초 내지 40초인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 2차 열처리 환경은 800℃ 내지 850℃이고, 상기 제2 열처리 시간은 10초 내지 30초인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 실리사이드 형성용 금속막은 티타늄(Ti)막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 산화 방지용 금속막은 질화티타늄(TiN)막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 실리사이드 형성용 금속막은 300Å 내지 400Å 두께의 티타늄막으로 이루어지고, 상기 산화 방지용 금속막은 125Å 내지 175Å 두께의 질화티타늄막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 삭제
KR1020060083184A 2006-08-30 2006-08-30 반도체 소자의 제조 방법 KR100861220B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060083184A KR100861220B1 (ko) 2006-08-30 2006-08-30 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060083184A KR100861220B1 (ko) 2006-08-30 2006-08-30 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20080020144A KR20080020144A (ko) 2008-03-05
KR100861220B1 true KR100861220B1 (ko) 2008-09-30

Family

ID=39395216

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060083184A KR100861220B1 (ko) 2006-08-30 2006-08-30 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100861220B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990039473A (ko) * 1997-11-13 1999-06-05 김영환 반도체 디바이스의 제조방법
KR20020029297A (ko) * 2000-10-12 2002-04-18 니시무로 타이죠 반도체 장치 및 반도체 장치의 제조 방법
JP2007000993A (ja) * 2005-06-27 2007-01-11 Fuji Heavy Ind Ltd 円筒研削盤用治具

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990039473A (ko) * 1997-11-13 1999-06-05 김영환 반도체 디바이스의 제조방법
KR20020029297A (ko) * 2000-10-12 2002-04-18 니시무로 타이죠 반도체 장치 및 반도체 장치의 제조 방법
JP2007000993A (ja) * 2005-06-27 2007-01-11 Fuji Heavy Ind Ltd 円筒研削盤用治具

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
공개공보 1999-39693

Also Published As

Publication number Publication date
KR20080020144A (ko) 2008-03-05

Similar Documents

Publication Publication Date Title
JPH07202195A (ja) 浅い接合のソース／ドレーン領域とシリサイドを有するｍｏｓトランジスタの製造方法
JPH07142726A (ja) 電界効果型トランジスタの製造方法
KR100396709B1 (ko) 반도체 소자의 제조방법
KR100861220B1 (ko) 반도체 소자의 제조 방법
JP2004228351A (ja) 半導体装置及びその製造方法
KR20050009482A (ko) 반도체 소자의 제조방법
KR100628253B1 (ko) 반도체 소자의 자기 정렬 실리사이드 형성방법
KR100400305B1 (ko) Ｃｍｏｓ의 제조 방법
KR100898257B1 (ko) 반도체 소자의 제조방법
KR100549572B1 (ko) Ｌｄｄ용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법
KR100418571B1 (ko) 저농도 도핑 드레인 구조의 모스 트랜지스터 제조방법
KR100565755B1 (ko) 반도체 소자의 제조방법
KR101079873B1 (ko) 반도체 소자의 형성 방법
KR100228334B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법
KR101016337B1 (ko) 반도체 소자의 제조 방법
KR100537186B1 (ko) 반도체 소자의 트랜지스터 형성방법
JPH1050636A (ja) 半導体装置の製造方法
KR101004808B1 (ko) 반도체 소자의 실리사이드 형성 방법
KR20010066618A (ko) 살리사이드 형성 방법
KR100823451B1 (ko) 반도체 소자 및 이의 제조 방법
KR20060077491A (ko) 반도체 소자의 제조방법
KR20070040576A (ko) 반도체 소자의 게이트 산화막 형성방법
KR20060091600A (ko) 모스 트랜지스터의 제조방법들
KR20020053191A (ko) 반도체 소자의 누설전류 감소방법
KR20040099617A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee