KR20020029297A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

단시간에 다량의 광자를 반도체 기판에 조사하여, 실리콘 반도체 기판과 배선을 접속하는 컨택트 및 실리사이드층, 실리콘 질화막 등의 반도체 기판에 형성된 성막을 개질(改質)한다.
미세 컨택트 형성 시, W 막(108)등의 컨택트 배선이 매립되는 컨택트홀 내부에 SiN 막(109)을 성막하고, 600℃ 이하의 온도로 가열하면서 10msec 이하의 단시간에 실리콘의 광의 흡수단보다도 단파장측에 주된 발광 파장을 갖는 광으로 가열 처리를 행한다. TiN 막과 반도체 기판(100) 계면과의 반응을 일으켜 자연 산화막을 환원한다. 단기간의 열 처리 때문에 확산층의 불순물 프로파일에 영향을 주지 않는다. 또한, 폴리실리콘 게이트 상의 SiN 막을 파장 200㎚ 이상의 백색 광을 10msec 이내, 10∼100J/㎠의 에너지로 적어도 1회 조사한다. 상기 열 처리에 의해 함유하고 있던 수소가 제거되어 붕소의 관통 등이 없는 소자의 열화가 방지된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
실리콘 반도체 기판과 배선을 접속하는 컨택트 및 실리사이드층, 실리콘 질화막 등의 반도체 기판에 형성된 성막을 개질하는 반도체 장치의 제조 방법 및 이 방법에 의해 얻어진 반도체 장치의 구조에 관한 것이다.
최근, 컴퓨터나 통신 기기에는 다수의 트랜지스터 등의 반도체 소자나 저항, 캐패시터 등을 전기 회로를 구성하도록 결부시켜 1칩으로 집적화하는 대규모 집적 회로(LSI)가 많이 이용되고 있다. 이 때문에 기기 전체의 성능은, LSI 단체(單體), 즉 반도체 장치의 성능과 크게 결부되어 있다. 반도체 장치의 성능 향상은 집적도를 높이는 것, 즉 소자의 미세화에 의해 실현된다.
소자의 미세화는, 반도체 장치의 제조 프로세스에서의 열 처리 공정이 소자에 미치게 하는 영향을 얼마나 감소시킬지에 크게 의존하고 있다. 열 처리에 의해 반도체 기판에 형성된 반도체 소자는 예정 밖의 영향을 받아 반도체 소자의 특성을 손상시키는 것이 현재의 실정이다. 반도체 소자 형성 시의 열 처리, 예를 들면 절연막에 형성된 컨택트와 반도체 기판 상에 형성된 실리사이드층과의 접합을 양호하게 하기 위한 열처리, 게이트 전극이나 소스/드레인 영역의 표면 상의 실리사이드층을 형성하는 열처리, DRAM용 게이트 전극 표면의 실리콘 질화막 성막 후의 열 처리, EEPROM용 게이트 전극을 구성하는 금속 실리사이드층의 열 처리 등이 소자 특성에 크게 영향을 준다.
종래, 층간 절연막에 형성된 컨택트홀에 매립된 컨택트 배선의 저면에서 실리콘 등의 반도체 기판과의 양호한 컨택트를 얻기 위해, 스퍼터법에 의해 Ti를 컨택트홀 표면에 성막하고, 그 후의 열 처리에 의해 실리사이드층을 형성하고 있다.
그런데, 0.1㎛ 세대의 높은 애스팩트비를 갖는 미세 컨택트를 사용하는 반도체 장치에서는 종래의 스퍼터법으로 텅스텐막을 컨택트 홀 저면에 매립하는 것이 어렵고, 또한 Ti 막을 열 CVD법으로 성막하는 기술은 아직 실현되지 않았다. 단, TiN 막은 열 CVD법에 의해 성막 가능하고, 미세 컨택트 내부에 양호한 커버리지를 달성하면서 매립할 수 있다.
그러나, 종래의 열 처리 공정에서는 TiN 막이 기판 표면의 자연 산화막을 환원하는 일은 없으므로, TiN 막 단층에서 컨택트를 형성할 수 없는 것이 현재의 실정이다.
또한, 이 세대의 소스/드레인 영역 등의 확산층은 접합 깊이가 매우 얕기 때문에, 컨택트 부분에 실리사이드층을 형성하는 방법으로는 컨택트 부분의 실리사이드층과 접합 깊이와의 거리가 가깝고, 접합 누설의 증가를 초래한다. 또한, 확산층 상에는 코발트 실리사이드라고 하는 저저항의 금속 실리사이드층이 접착되고, 컨택트부와 확산층 저면에 실리사이드 사이의 자연 산화막을 환원할 수 있으면 좋고, 굳이 컨택트 배선의 저면부에 실리사이드를 형성할 필요도 없다.
그러나, 자연 산화막을 통해 TiN 막과 실리콘 반도체 기판을 반응시키기 위해서는 900℃ 이상의 고온 가열 처리를 필요로 하고, 확산층의 불순물 프로파일에 영향을 준다.
또한, 최근 MOS형 트랜지스터의 기생 저항을 저하시키기 위해, 확산층 상에 금속 실리사이드를 형성하고 있다. 일반적으로, 금속 실리사이드층의 형성 방법은, 제1 가열 처리에 의해, 금속막과 실리콘 반도체 기판을 반응시켜 금속 모노실리사이드층을 형성하는 공정과, 미반응 금속을 제거하는 공정을 행하고나서 제2 가열 처리에 의해 금속 모노실리사이드를 금속 다이실리사이드로 변화시키는 공정을 포함한다.
그러나, 이 제2 가열 처리 중에, 미량의 Co 원자가 실리콘 반도체 기판측에 확산하는 것이 알려져 있다. Co 원자는, Si 중에 깊은 준위를 형성하기 때문에, CoSi2층 아래에 있는 확산층의 접합 부근까지 이 Co 원자가 확산하면 접합 누설이 열화한다. 그렇기 때문에, CoSi2층과 그 하층에 있는 확산층의 접합 깊이와의 거리를 100∼150㎚ 정도 분리할 필요가 있다.
그러나, 트랜지스터의 미세화가 진행됨에 따라, 확산층 깊이도 얕아지고, 실리사이드층과 접합 깊이의 거리를 확보하는 것이 곤란해진다.
또한 LSI 등의 반도체 장치의 제조 공정에 있어서는 고집적화와 고밀도 미세화를 실현하기 위해서는 인테그레이션(Integration) 상, 에칭 스토퍼, 배리어층 혹은 절연막으로서 매우 유용한 실리콘 질화막(SiN)의 형성이 필수이다. 테트라클로로실란과 암모니아와의 화학 반응에 의해 형성된 SiN 막은, 수소는 포함하지 않지만, 디클로로실란 또는 헥사클로로실란과 암모니아와의 화학 반응에 의해 형성된 SiN 막은 막 내에 수소를 포함하고 있다.
이와 같이 수소를 포함한 SiN 막은, 고온의 후열(後熱) 공정에서 수소를 이탈한다. 붕소가 첨가된 PMOS 상에 SiN 막이 형성되면, 이탈 수소에 의해 게이트 전극 내의 붕소가 증속 확산한다. 즉, 게이트 전극 내의 붕소는 SiN막 형성 후의 고온의 후열 공정(예를 들면, 고속 승강온 어닐링(RTA) 장치 등에 의해 900℃ 이상으로 행해지는 활성화 어닐링 등)에 의해, 게이트 절연막을 관통하여 기판측으로까지 확산한다. 반도체 기판으로 확산된 붕소는, 반도체 기판 내의 불순물의 프로파일을 크게 바꿔, 트랜지스터의 임계치 전압을 변화시킨다. 또한, "관통"은 면 내에서 변동을 갖고 발생하기 때문에, 트랜지스터의 임계치 전압도 면 내에서 변동된다. 또한, 게이트 전극측에서는 공핍화가 일어난다. 즉, 붕소가 첨가된 PMOS 소자 상에 SiN 막이 형성되고, 또한 고온의 후열 공정을 거치면, 붕소의 관통이 발생하여, 트랜지스터 성능이 현저히 열화한다. 즉, ① 기판의 불순물 프로파일이 바뀌고, 트랜지스터의 임계치 전압이 바뀌고, ② 임계치가 면 내에서 변동되며, ③ 전극이 공핍화한다는 문제가 있었다.
금후, 보다 고집적화·고밀도 미세화된 차세대의 반도체 소자에서는, 붕소의 관통은 점점 더 심해지는 방향이다. 즉, 스케일링측과 함께 게이트 절연막의 박막화가 진행해간다. 관통은 게이트 절연막이 박막화될수록 발생하기 쉬워지며, 전극 저항을 저하시키기 위해 붕소의 첨가량을 늘리면 관통량도 커지게 된다. 또한, 트랜지스터의 고성능화를 위해서는, 얕은 확산층을 형성할 필요가 있으므로, 관통한 붕소의 영향은 보다 커진다. 즉, 차세대의 반도체 소자에서 종래의 SiN 막을 이용하면, 소자의 열화는 보다 심각해질 것으로 예상된다. 상기 문제를 해결하기 위해서는 수소 함유량이 적은 SiN 막의 적용 혹은 SiN 막 성막 후에 디바이스의 열화를 일으키지 않은 저온에서 수소를 저감시키는 기술이 필요하게 된다.
또한, 플래시 메모리에는 다결정 실리콘/텅스텐 실리사이드(WSi)를 포함하는 적층막이 제어용 게이트 전극으로서 형성되어 있다. WSi는 성막 직후의 저항이 높기 때문에, 고온의 후열 처리에 의해 저저항화할 필요가 있다. WSi의 저저항화에는 종래 1000℃ 이상의 고온을 필요로 한다. 그러나, 1000℃ 이상의 고온을 소자가 거치면, 게이트 산질화막의 막질이 열화하므로, 소자의 열화를 일으키지 않고, WSi를 저저항화하는 기술이 필요하게 된다.
본 발명은, 이러한 사정에 의해 이루어진 것으로, 단시간에 다량의 광자를 반도체 기판에 조사함으로써, 실리콘 반도체 기판과 배선을 접속하는 컨택트 및 실리사이드층, 실리콘 질화막 등의 반도체 기판에 형성된 성막을 개질하는 반도체 장치의 제조 방법 및 이 방법에 의해 얻어진 반도체 장치를 제공한다.
도 1은 본 발명의 반도체 장치의 제조 공정 단면도.
도 2는 본 발명의 반도체 장치의 제조 공정 단면도.
도 3은 반도체 장치에 이용하는 컨택트의 전기 특성(컨택트 저항)을 평가한 결과를 나타내는 특성도.
도 4는 반도체 장치에 이용하는 컨택트의 전기 특성(접합 누설 전류)을 평가한 결과를 나타내는 특성도.
도 5는 본 발명 및 종래의 조사되는 광의 파장에 대한 금속막의 반사 계수와 각종 램프의 발광 스펙트르(spectre)를 나타내는 특성도.
도 6은 본 발명의 실리콘 반도체 기판, 열 산화막(SiO2), TiN 막을 포함하는 적층 구조의 SIMS 법에 따른 깊이 방향의 원소 분석을 행한 분포도.
도 7은 본 발명 및 종래의 반도체 장치에 이용하는 컨택트의 전기 특성(컨택트 저항)을 평가한 결과를 나타내는 특성도.
도 8은 본 발명 및 종래의 반도체 장치에 이용하는 컨택트의 전기 특성(접합 누설 전류)을 평가한 결과를 나타내는 특성도.
도 9는 본 발명의 반도체 장치의 제조 공정 단면도.
도 10은 본 발명의 반도체 장치의 제조 공정 단면도.
도 11은 본 발명의 반도체 장치의 제조 공정 단면도.
도 12는 본 발명의 반도체 장치의 제조 공정 단면도.
도 13은 본 발명의 반도체 장치의 제조 공정 단면도.
도 14는 본 발명 및 종래의 반도체 장치에 이용하는 컨택트의 전기 특성(접합 누설 전류)을 평가한 결과를 나타내는 특성도.
도 15는 본 발명의 반도체 장치를 형성하는 반도체 기판의 단면도.
도 16은 종래의 SiN 막 및 본 발명 방법에 의한 광 조사 후의 SiN 막 내의 FT-IR 스펙트르를 나타내는 특성도.
도 17은 종래의 SiN 막 및 본 발명 방법에 의한 광 조사 후의 SiN 막 내의 수소 농도를 나타내는 특성도.
도 18은 종래의 SiN 막이 형성된 PMOS 캐패시터의 C-V 커브를 나타내는 특성도.
도 19는 SiN막 내의 SiH기 농도와 PMOS 캐패시터의 Vfb와의 관계를 나타내는 특성도.
도 20은 본 발명 방법에 따른 광 조사 후의 SiN 막이 형성된 PMOS 캐패시터의 C-V 커브를 나타내는 특성도.
도 21은 본 발명의 반도체 장치를 형성하는 반도체 기판의 단면도.
도 22는 본 발명의 반도체 장치의 제조 공정을 설명하는 공정 단면도.
도 23은 본 발명의 반도체 장치의 제조 공정을 설명하는 공정 단면도.
도 24는 종래의 WSi 및 본 발명 방법에 따른 광 조사 후의 WSi의 시트 저항을 나타내는 특성도.
도 25는 본 발명의 방법을 실시하는 열 처리 장치의 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 시료 챔버
2 : 시료대
3 : 가스 도입구
4 : 배기구
5 : 석영창
6 : 제1 램프(텅스텐 할로겐 램프)
7 : 제2 램프(플래시 램프)
8 : 시료
9, 10 : 전원
100, 200, 300, 401, 501 : 실리콘 반도체 기판
101. 201, 301, 402, 505 : 소자 분리 영역
102, 204, 207, 304, 307, 409 : 확산층
103 : 산화막
104 : CoSi2층(다이실리사이드)
105 : Ti막
106, 109 : TiN막
107 : 실리사이드층
108, 211 : W막
110 : 자연 산화막
202, 206, 302, 306, 506, 507 : 실리콘 산화막
203, 303, 408, 503, 508, 510 : 다결정 실리콘막
205, 305, 405, 504, 512 : 실리콘 질화막
208 : Co 실리사이드층
209 : 층간 절연막
210 : ZrN막
308 : Co막
309 : CoSi(모노실리사이드)층
311 : Co 원자
403 : 열 실리콘 산화막(게이트 절연막)
404 : 붕소 첨가 다결정 실리콘막
406 : 스페이서 SiN막
407 : 라이너 SiN막
502 : 게이트 절연막
509 : ONO 절연막
511 : WSiO
본 발명은, 미세 컨택트 형성 시에 있어서, 컨택트홀 내부에 금속 질화막을 성막하는 공정과, 600℃ 이하의 온도역에서 제1 가열 처리를 실시하는 공정과, 제1 가열 처리를 실시하면서 10msec 이하의 단시간, 또한 실리콘의 광의 흡수단보다도 단파장측에 주된 발광 파장을 갖는 제2 가열 처리를 조합하는 것을 특징으로 함으로써, TiN 막과 기판 계면과의 반응을 일으키고, 자연 산화막 정도이면 환원하는 것에 특징이 있다. 매우 단기간의 열 처리이기 때문에, 확산층의 불순물 프로파일에 영향을 주는 일이 없다.
또한, 본 발명은 확산층 및 게이트 전극에 금속 실리사이드를 형성하는 공정에 있어서, 확산층 상에 제1 가열 처리에 의해 금속 모노실리사이드층을 형성하는 공정과, 600℃ 이하의 온도역에서 제2 가열 처리를 실시하는 공정과, 제2 가열 처리를 실시하면서 10msec 이하의 단시간에 또한 실리콘의 광의 흡수단보다도 단파장측에 주된 발광 파장을 갖는 광에 의한 제3 가열 처리를 조합함에 따라, Co 등의 금속 원자를 금속 모노실리사이드층으로부터 반도체 기판 방향으로 확산시키지 않고, 금속 모노실리사이드층(CoSi)으로부터 열적으로 안정된 금속 다이실리사이드층(CoSi2)으로 변화시키는 것에 특징이 있다.
상기 반도체 기판에 단시간 제1 또는 제2 가열 처리를 실시하기 위한 광은, 상기 금속 질화막에 포함하는 금속의 반사율이 0.50 이하인 주된 발광 파장을 갖는 광을 이용할 수도 있다.
또한, 본 발명은 폴리실리콘을 포함하는 게이트 전극 상에 형성된 실리콘 질화막을 가열 처리하는 공정에 있어서, 반도체 기판을 300∼650℃로 제1 가열 처리를 실시하는 공정과, 상기 제1 가열 처리 공정 중에서, 파장 200㎚ 이상의 백색 광을 10msec 이내 바람직하게는, 3 msec 이내, 10∼100J/㎠의 에너지에서 적어도 1회 조사하는 제2 가열 처리를 실시하는 공정을 포함하는 것을 특징으로 한다. 상기열 처리에 의해 함유하고 있는 수소가 제거되고, 붕소의 관통 등이 없는 소자의 열화가 방지된다.
또한, 본 발명은 게이트 전극으로서 이용되는 폴리실리콘막 상에 형성된 텅스텐 실리사이드층을 가열 처리하는 공정에서, 반도체 기판을 300∼650℃에서 제1 가열 처리를 실시하는 공정과, 상기 제1 가열 처리 공정 중에서, 파장 200㎚ 이상의 백색 광을 10 msec 이내, 바람직하게는 3msec 이내, 10∼100J/㎠의 에너지로 적어도 1회 조사하는 제2 가열 처리를 실시하는 공정을 포함하는 것을 특징으로 한다. 게이트 전극 하의 게이트 절연막 성능이 열화하지 않고 가열 처리가 행해진다.
즉, 본 발명의 반도체 장치의 제조 방법은, 반도체 소자가 형성되고, 표면에 실리사이드층이 형성된 실리콘 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막을 에칭하여 컨택트홀 -상기 컨택트홀의 저면에 상기 반도체 기판 표면에 형성된 상기 실리사이드층이 노출됨-을 형성하는 공정과, 상기 컨택트홀의 저면 및 측면에 금속 질화막을 성막하는 공정과, 상기 반도체 기판을 600℃ 이하의 온도로 제1 가열 처리를 실시하는 공정과, 상기 제1 가열 처리를 실시하는 공정 내에 10msec 이하의 단시간, 또한 실리콘의 광의 흡수단(吸收端)보다도 단파장측에 주된 발광 파장을 갖는 광에 의해 제2 가열 처리를 행하는 공정과, 상기 제2 가열 처리를 행하는 공정 후, 상기 컨택트홀의 컨택트 배선을 형성하는 공정과, 상기 절연막 상에 상기 컨택트 배선을 통해 상기 반도체 기판과 전기적으로 접속된 배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 소자가 형성되고, 표면에 실리사이드층이 형성된 실리콘 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막을 에칭하여 컨택트홀 -상기 컨택트홀의 저면에 상기 반도체 기판 표면에 형성된 상기 실리사이드층이 노출됨-을 형성하는 공정과, 상기 컨택트홀의 저면 및 측면에 금속 질화막을 성막하는 공정과, 상기 반도체 기판을 600℃ 이하의 온도로 제1 가열 처리를 실시하는 공정과, 상기 제1 가열 처리를 실시하는 공정 내에 10msec 이하의 단시간, 또한 상기 금속 질화막에 포함하는 금속의 반사율이 0.50 이하인 주된 발광 파장을 갖는 광에 의해 제2 가열 처리를 행하는 공정과, 상기 제2 가열 처리를 행하는 공정 후, 상기 컨택트홀의 컨택트 배선을 형성하는 공정과, 상기 절연막 상에 상기 컨택트 배선을 통해 상기 반도체 기판과 전기적으로 접속된 배선을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 금속 질화막은, 티탄, 탄탈, 니오븀, 바나듐, 하프늄, 지르코늄 중 적어도 하나의 금속을 함유하는 질화막으로 해도 좋다. 상기 금속 질화막은 금속 할로겐 화합물을 함유하도록 해도 좋다.
본 발명의 반도체 장치의 제조 방법은, 실리콘 반도체 기판의 표면 영역에 형성된 소스/드레인 영역 및 상기 소스/드레인 영역사이의 상부에 게이트 절연막을 통해 형성된 폴리실리콘 게이트 전극을 피복하도록 상기 반도체 기판 상에 금속막을 형성하는 공정과, 상기 반도체 기판에 제1 가열 처리를 실시하여 상기 소스/드레인 영역 상 및 상기 게이트 전극 상의 금속막을 모노실리사이드층으로 바꾸는 공정과, 상기 금속막 중 미반응의 부분을 제거하는 공정과, 상기 반도체 기판을 600℃ 이하의 온도로 제2 가열 처리를 실시하는 공정과, 상기 제1 가열 처리를 실시하는 공정 중에 10msec 이하의 단시간, 또한 실리콘의 광의 흡수단보다도 단파장측에 주된 발광 파장을 갖는 광에 의해 제3 가열 처리를 행하여 상기 모노실리사이드층을 금속 실리사이드층으로 바꾸는 공정을 포함하는 것을 특징으로 한다. 상기 금속막은 코발트, 티탄, 니켈, 하프늄, 지르코늄, 파라듐, 백금으로부터 선택된 적어도 하나를 재료로 하여 이루어지게 해도 좋다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 다결정 실리콘막을 형성하는 공정과, 상기 다결정 실리콘막에 불순물을 도입하는 공정과, 상기 다결정 실리콘막 상에 실리콘 질화막을 형성하는 공정과, 상기 반도체 기판을 300∼650℃로 가열하는 공정과, 상기 가열 공정 중에서, 파장 200㎚ 이상의 백색 광을 10msec 이내, 10∼100J/㎠의 에너지로 적어도 1회 조사하는 공정과, 상기 다결정 실리콘막 및 상기 실리콘 질화막을 패터닝하여 상기 실리콘 질화막으로 피복된 상기 다결정 실리콘막을 포함하는 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다. 상기 실리콘 질화막은, 디클로로실란 또는 헥사클로로실란과 암모니아와의 반응에 의한 CVD법에 의해 형성해도 좋다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 제1 다결정 실리콘막을 형성하는 공정과, 상기 제1 다결정 실리콘막 상에 전극간 절연막을 형성하는 공정과, 상기 전극간 절연막 상에 제2 다결정 실리콘막을 형성하는 공정과, 상기 제2 다결정 실리콘막 상에 금속 실리사이드막을 형성하는 공정과, 상기 반도체 기판을 300∼650℃에서 가열하는 공정과, 상기 가열 공정 중에서, 파장 200㎚ 이상의 백색 광을 10msec 이내, 10∼100J/㎠의 에너지로 적어도 1회 조사하는 공정과, 상기 금속 실리사이드막, 상기 제2 다결정 실리콘막, 상기 전극간 절연막 및 상기 제1 다결정 실리콘막을 패터닝하여, 상기 제1 다결정 실리콘막으로 이루어진 부유 게이트 전극, 상기 전극간 절연막, 상기 제2 다결정 실리콘막과 상기 금속 실리사이드막으로 이루어진 제어 게이트 전극으로 구성된 게이트 전극 구조를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 반도체 장치는, 실리콘 반도체 기판과, 상기 반도체 기판의 표면 영역에 형성된 소스/드레인 영역과, 상기 소스/드레인 영역사이의 상부에 게이트 절연막을 통해 형성된 폴리실리콘 게이트 전극과, 상기 게이트 전극 및 상기 소스/드레인 영역의 표면에 형성된 금속 실리사이드층을 포함하고, 상기 실리사이드층 저면에서부터 접합 깊이까지의 거리가 100㎚ 미만인 것을 특징으로 한다. 상기 금속 실리사이드층은, 상기 반도체 기판 상의 금속 모노실리사이드층을 600℃ 이하의 온도로 가열 처리하고, 상기 가열 처리 중에 10msec 이하의 단시간, 또한 실리콘의 광의 흡수단보다도 단파장측에 주된 발광 파장을 갖는 광을 조사함으로써 형성해도 좋다.
<발명의 실시 형태>
이하, 도면을 참조하여 발명의 실시 형태를 설명한다.
본 발명은, 단시간에 다량의 광자를 반도체 기판에 조사함으로써, 실리콘 반도체 기판과 배선을 접속하는 컨택트 및 실리사이드층, 실리콘 질화막 등의 반도체 기판에 형성된 성막을 개질하는 것을 특징으로 한다. 즉, 본 발명은 반도체 기판에 제1 가열 처리를 실시하는 공정과, 제1 가열 처리를 실시하면서 단시간에 다량의 광자를 반도체 기판에 조사하는 제2 열 처리 공정을 포함하고 있다. 매우 단기간의 열 처리이기 때문에, 반도체 기판이나 반도체 기판 상의 성막에 영향을 주는 일이 없다.
우선, 도 25를 참조하여 본 발명에서 이용되는 열 처리 장치의 일례를 설명한다. 도 25는 열 처리 장치의 개략 단면도이다. 상기 열 처리 장치는 알루미늄을 포함하는 시료 챔버(1)를 포함하고, 상기 시료 챔버(1) 내부에는 시료를 설치하는 시료대(2), 가스를 도입하는 가스 도입구(3), 배기하는 배기구(4), 광을 도입하기 위한 상부의 석영창(5), 실리콘 웨이퍼 등의 시료를 예비 가열하기 위한 막대 형상의 램프(제1 램프 : 6), 크세논(Xe) 램프 등의 플래시 램프(제2 램프 : 7)를 구비하고 있다. 막대 형상 램프(6)는 3㎾의 텅스텐 할로겐 램프로 16개, 시료(8) 하에 설치되어, 시료(8)를 아래로부터 가열한다. 한편, 플래시 램프(7)는 마찬가지로 막대 형상의 램프로서, 15개가 시료(8) 상에 설치되며, 시료(8)를 상부로부터 가열한다. 두개의 램프는 모두 각각 전용의 전원(9, 10)에 접속되어 있다. 램프 점등의 타이밍, 점등 시간 및 플래시 램프의 점등 횟수는 마이크로 컴퓨터에 의해 제어되도록 구성되어 있다.
상기 2 종류의 램프는, 막대 형상의 램프인 것이 본질적이지 않고, 램프의 분야에서 싱글 엔드라고 하는 한 방향에 외부 단자가 두개 설치된 타입의 램프라도동일한 효과를 기대할 수 있다.
이어서, 도 1 내지 도 8을 참조하여, 종래의 기술을 비교하면서 제1 실시예를 설명한다.
도 1 및 도 2는 반도체 장치의 제조 공정 단면도, 도 3은 컨택트의 전기 특성(컨택트 저항)을 평가한 결과를 나타내는 특성도, 도 4는 컨택트의 전기 특성(접합 누설 전류)을 평가한 결과를 나타내는 특성도, 도 5는 조사되는 광의 파장에 대한 금속막의 반사 계수와 각종 램프의 발광 스펙트르를 나타내는 특성도, 도 6은 실리콘 반도체 기판, 열 산화막(SiO2), TiN 막을 포함하는 적층 구조의 SIMS 법에 의한 깊이 방향의 원소 분석을 행한 분포도, 도 7은 컨택트의 전기 특성(컨택트 저항)을 평가한 결과를 나타내는 특성도, 도 8은 컨택트의 전기 특성(접합 누설 전류)을 평가한 결과를 나타내는 특성도이다. 처음에, STI(Shallow Trench Isolation) 등의 소자 분리(101)를 구비한 실리콘 단결정 등의 반도체 기판(100) 상에, 예를 들면 P+을 이온 주입하고, 850℃, 30초의 가열 처리를 실시함으로써, 소자 분리 영역(101)으로 구획된 소자 영역에 확산층(102)을 형성한다. 이어서, 확산층(102) 상 및 이 확산층과는 격리된 영역 상에 형성된 게이트 전극이 되는 다결정 실리콘막(도시하지 않음) 상에, 예를 들면 코발트(Co) 실리사이드층(104)을 형성한다. 또한, 층간 절연막으로서 막 두께 700㎚ 정도의 실리콘 산화막(103)을 피착시킨다. 상기 실리콘 산화막(103)에 RIE 등의 이방성 에칭을 실시하여 소망 패턴의 컨택트홀을 형성한다(도 1의 (a)).
그 후, 컨택트홀 측벽에 Ti/TiN을 포함하는 배리어층을 형성한다. 우선, 막 두께 50㎚ 정도의 Ti 막(105)을 스퍼터법에 의해 성막하고, 이 상부에 막 두께 10㎚ 정도의 TiN 막(106)을 반응성 스퍼터법에 의해 형성한다. 이어서, 예를 들면 550℃, 60분간 정도의 H2/N2분위기에서의 가열 처리를 실시하고, 컨택트 홀의 저면에 실리사이드층(107)을 형성한다(도 1의 (b)).
이어서, 예를 들면 웨이퍼가 장착된 반응실 내부에서 WF6, SiH4및 수소 소스 가스 분위기 속에서 W 막(108)을 성막시킨다. 이 때, 컨택트홀 내부에도 배리어층 상에 W 막이 매립된다. 그 후, 화학적 기계적 연마(CMP : Chemical Mecanical Polishing)법에 의해, W 막(108) 및 TiN 막(106), Ti 막(105)을 실리콘 산화막(103)의 표면이 노출될 때까지 연마하여 컨택트를 형성한다(도 1의 (c)).
도 3은, 이와 같이 하여 형성한 직경 0.2㎛의 컨택트의 전기 특성을 평가한 결과를 나타내는 특성도이다. 종축이 확률(%), 횡축이 컨택트 저항(Rc)을 나타낸다. 도면 중, Ti/TiN 막을 포함하는 시료의 컨택트 저항(Rc)(Ω)을 ▲로 나타낸다. 컨택트홀의 저면에서 처음에 Ti 막(105)을 성막함으로써, 컨택트 홀 저면의 자연 산화막을 환원함과 함께, 실리사이드층(107)을 형성할 수 있으므로 낮은 컨택트 저항을 얻을 수 있다.
그러나, 도 4에 도시된 바와 같이 접합 누설 전류(Leakage Current)가 높다. 이것은, 확산층 접합 깊이에 대하여, 컨택트 저면 실리사이드층의 두께가 두꺼워지고, 접합 부근에 미량 Ti가 확산하여, 접합 누설의 상승을 초래한 것으로 생각되어진다. 도 1의 (b), 도 1의 (c)에 나타내는 공정은, Ti 막의 효과를 설명하기 위해 추가한 종래의 기술이다.
그래서, 도 1의 (b)∼도 1의 (c)의 공정을 대신하여, 도 2의 (d)에 도시된 바와 같이, 예를 들면 막 두께 10㎚ 정도의 TiN 막(109)만을 반응성 스퍼터법에 의해 성막한다. 이어서, 예를 들면 550℃, 60분간 정도의 H2/N2분위기에서 가열 처리를 실시한다. 또한, 웨이퍼를 장착한 반응실 내부에서, 예를 들면 WF6, SiH4및 수소 소스 가스를 공급하여 웨이퍼 상의 실리콘 산화막(103)에 W 막(108)을 성막한다. 이 때, 컨택트홀 내부에도 W 막이 매립된다. 그 후, 화학적 기계적 연마(CMP)법에 의해, W 막(108) 및 TiN 막(109)을 산화막(103) 표면이 노출될 때까지 연마하고, 컨택트홀 내부에 컨택트를 형성한다.
도 4에 도시된 바와 같이, 배리어층을 스퍼터 TiN 막만으로 형성한 컨택트(■)의 접합 누설 전류는 컨택트 홀의 저면이 TiN 막만으로 성막되어 있으므로 그 부분에서 실리사이드층이 형성되지 않고, 그 결과 낮게 억제된다. 도 4의 횡축은 접합 누설 전류(A), 종축은 누적 확률(%)을 나타내고 있다. 또, 도면 중 Ti/TiN 막을 포함하는 시료의 접합 누설 전류(A)를 ▲로 나타낸다.
한편, 도 3에 도시된 바와 같이 스퍼터 TiN 막만으로 형성한 경우(■), 실리사이드층과 TiN 막 계면의 자연 산화막(110)을 TiN으로는 환원할 수 없기 때문에, 컨택트 저항은 매우 높은 값이 된다.
이상과 같이, 접합 누설 전류와 컨택트 저항이 양립되는 것은 곤란하였다.
그러나, 컨택트 저항에 대하여 말하면, 확산층 상에 코발트 실리사이드층이 형성되고, 확산층의 시트 저항이 충분히 낮은 값을 얻을 수 있는 상황이면, 굳이 컨택트 개구 후에 다시 실리사이드를 형성할 필요는 없다. 따라서, 컨택트부와 확산층 저면에 실리사이드 사이의 자연 산화막을 환원할 수 있으면, 컨택트 내부에 매립한 금속과 실리사이드 사이에서 낮은 저항을 얻을 수 있다.
그래서, 자연 산화막(110) 상에 TiN 막(109) 성막 후, 고온 단시간 가열 처리를 실시하고, TiN 막과 자연 산화막의 반응이 일어나는지의 여부를 조사하였다. 그 결과, 1050℃, 30초 이상의 고온 열 처리에 의해 TiN 막이 자연 산화막과 반응한다는 것을 알아냈다.
그러나, 이 정도의 고온 열처리를 행하면, 컨택트 홀 저면의 확산층의 불순물 프로파일에 영향을 준다. 열 확산은, 확산 계수와 시간과의 곱의 1/2승으로 결정되므로, 열 처리 시간을 단시간화하면 불순물 프로파일에 영향을 주지 않고, 컨택트 홀 저면의 자연 산화물을 TiN 막에 의해 환원할 수 있는 가능성이 있다.
그래서, 불순물 확산을 무시할 수 있을 만큼 단시간, 예를 들면 1050℃, 100 msec에서 열 처리를 행했지만, 자연 산화막을 환원할 수는 없어, 컨택트 저항의 저감에 효과는 보이지 않았다.
단, 금속막은 광을 잘 반사하는 재료이기 때문에, 통상의 램프 가열을 이용한 가열 방법으로는 금속막을 충분히 가열할 수 없는 가능성이 있다.
도 5는, 조사되는 광의 파장(Wave Length)에 대한 금속막의 반사 계수(Reflection)와 각종 램프의 발광 스펙트르(Intensity)를 나타낸다. 횡축이파장(㎛), 종축이 발광 강도(a.u.)를 나타내고 있다. 도 5에 도시된 바와 같이, 통상의 RTA 장치 등으로 이용되는 광원, 예를 들면 할로겐 램프나 텅스텐 램프의 파장(㎛)은, 800㎚보다도 긴 영역이 주된 분포를 갖는다. 그것에 대해 금속의 반사 계수는, 장파장 영역에서 높은데, 예를 들면 티탄 등은 파장 800㎚보다도 단파장측에서 낮다.
따라서, 할로겐 램프와 같은 광원을 이용한 램프 가열 처리에서는 램프로부터 조사되는 에너지의 대부분이 금속막 표면에서 반사되기 때문에, 금속막을 충분히 가열하는 것이 곤란하다. 특히, 가열 처리 시간이 단시간화할 수록, 금속막을 원하는 온도까지 승온시키는 것이 곤란하고, 승온시키기 위해서는 그 이상의 히터 파워를 필요로 한다.
한편, 도 5와 같이 Xe 램프를 포함하는 플래시 램프는, 그 파장이 800㎚보다도 단파장측에 주된 분포를 갖고 있고, 금속막을 효율적으로 가열하는 것이 가능하다. 따라서, 램프 가열 처리의 광원의 파장이 800㎚보다도 짧으면, 금속막 표면에서 반사되기 어려워지며, 단시간이라도 금속막을 충분히 가열하는 것을 기대할 수 있다.
그래서, 기판 상에 열 산화막을 막 두께 2.5㎚ 형성한 후에, 예를 들면 막 두께 10㎚ 정도의 TiN 막을 반응성 스퍼터법에 의해 성막하는데, 예를 들면 기판을 300℃∼500℃로 가열한 후, Ar 분위기 중 조사량 10J/㎠, 조사 시간 1.3msec의 조건으로 Xe 램프에 의해 가열하였다.
도 6에 도시된 바와 같이, SIMS 법에 의해 깊이 방향의 원소 분석을 행한 결과, 기판 가열 온도가 300℃로부터 500℃로 상승함에 따라 열 산화막 너머로 Si 원자가 TiN 막 내에 확산하고 있는 모습을 알 수 있다. 도 6의 횡축은 TiN/SiO2/반도체 기판(Si-sub)의 적층 구조의 깊이, 종축은 Si 및 TiN의 분포 강도를 나타내고 있다.
이어서, 이상에 설명한 본 발명의 효과를 확인하면서, 도 1의 (b)∼도 2의 (a)의 공정을 대신하여, 도 2의 (b)에 도시된 바와 같이 예를 들면 막 두께 10㎚ 정도의 TiN 막(109)만을 반응성 스퍼터법에 의해 성막한다. 그리고, 예를 들면, 반도체 기판을 500℃로 가열하고, 이 상태를 유지하면서 Ar 분위기 중 조사량 10J/㎠, 조사 시간 1msec의 조건으로 Xe 램프에 의해 가열한다. 이어서, 또한 반도체 기판을 장착한 반응실 내부에서, 예를 들면 WF6, SiH4및 수소 소스 가스를 공급하여 반도체 기판 상의 실리콘 산화막(103)에 W 막(108)을 성막한다. 이 때, 컨택트홀 내부에도 W 막이 매립된다. 그 후, 화학적 기계적 연마(CMP)법에 의해, W 막(108) 및 TiN 막(109)을 산화막(103) 표면이 노출될 때까지 연마하고, 컨택트홀 내부에 컨택트를 형성한다.
그 결과, 도 7 및 도 8에 도시된 바와 같이, 배리어층을 TiN 막만으로 성막하고, 상기된 바와 같이 Xe 램프로 단시간 어닐링한 본 발명에 따른 상기 시료(■)의 컨택트 저항(Rc)(Ω)을 낮게, 또한 접합 누설 전류(A)도 낮출 수 있었다. 이 때문에, 상기 가열 처리에 의해 TiN 막과 실리사이드 층간에 존재하는 자연 산화막이 환원되거나, 또한 확산층의 불순물 프로파일을 바꾸지 않고 컨택트를 형성하는것이 가능해진다. 도 7은 컨택트의 전기 특성을 평가한 결과를 나타내는 특성도이다. 종축이 확률(%), 횡축이 컨택트 저항(Rc)을 나타낸다. 도면 중, Ti/TiN 막으로 이루어진 시료의 컨택트 저항(Rc)을 ▲로 나타낸다. 또한, 도 8의 횡축은 접합 누설 전류(A), 종축은 누적 확률(%)을 나타내고 있다. 또, 도면 중 Ti/TiN 막으로 이루어진 시료의 접합 누설 전류(A)를 ▲로 나타내고 있다. 이 결과는, 배리어층이 할로겐 원소를 포함하는 금속 질화막이면 더욱 좋다.
이어서, 할로겐 원소를 포함하는 질화막을 포함하는 배리어층에 대한 처리를 설명한다.
예를 들면, TiCl4와 NH3을 소스 가스로 이용한 CVD-TiN 막을 막 두께 10㎚ 정도로 성막하고, 그 후 예를 들면 반도체 기판을 200℃로 과열한 상태에서 Ar 분위기 중, 조사량 10J/㎠, 조사 시간 1.3msec의 조건으로 Xe 램프에 의해 가열하였다.
그리고, 예를 들면 550℃, 60분간 정도의 H2/N2분위기에서 가열 처리를 실시하고, 또한 예를 들면 WF6, SiH4및 수소를 소스 가스로 이용한 W 막을 성막하고, 그 후, 화학적 기계적 연마(CMP)법에 의해 W 막 및 TiN 막을 산화막의 표면이 노출될 때까지 연마하여 컨택트를 형성하였다.
그 결과, 기판 온도가 낮아도, 상기 CVD-TiN 막이면, 컨택트 저항을 낮추고, 또한 접합 누설 전류도 낮출 수 있어, PVD-TiN 막과 동등한 레벨의 특성을 얻을 수 있었다. TiC14와 NH3을 소스 가스에 이용한 CVD-TiN 막은 대량의 Cl을 포함하고 있다. TiN 막 내의 Cl의 이탈에는 600℃ 이상의 열 공정을 필요로 하지만, 본 발명에 이용한 광원을 갖는 가열 처리에서는 금속막이라도 효과적으로 가열하는 것이 가능해지고, 저온의 가열 처리에서도 Cl 원자는 용이하게 막 중으로부터 이탈시키는 것이 가능하게 된다. 이 때, Cl과 결합하고 있는 Ti 원자는, 실리콘 기판 방향으로 열 확산에 의해 이동한다. 상기 확산한 Ti는 약간의 량이기는 하지만, TiN 막/실리콘 기판 계면의 자연 산화막을 환원하기 위해서는 충분한 량이기 때문에, TiN 성막 전에 Ti 막을 성막하지 않고도, 낮은 컨택트 저항을 얻을 수 있다.
또한, 상기의 실시예에서는 Ar 등의 희소 가스 분위기에서 행했지만, 환원 분위기이면 더욱 저온에서의 반응을 기대할 수 있다. 예를 들면, NH3, H2, B2H4를 포함하는 분위기에서 가열함으로써, 상기 실시예와 동일한 효과를 얻을 수 있다.
상기 실시예에서는 금속 질화막으로서 TiN 막을 이용했지만, 탄탈(Ta), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr)의 금속 질화막 혹은 이들 합금을 포함하는 질화막 등이면, 이 실시예와 동일한 효과를 얻을 수 있다.
상기 실시예에 의해, TiN 막과 기판 계면과의 반응이 발생하고, 자연 산화막 정도의 산화막을 환원할 수 있다.
이어서, 도 9 및 도 10을 참조하여 제2 실시예를 설명한다.
도 9 및 도 10은 반도체 장치의 제조 공정 단면도이다. 여기서는 종래 기술과 비교하면서 MOS 트랜지스터의 형성 공정에 적용한 실시예를 설명한다.
우선, STI 등의 소자 분리 영역(201)을 갖는 실리콘 단결정을 포함하는 반도체 기판(200) 상에 실리콘 산화막(202)을 형성하고, 또한 다결정 실리콘막(203)을적층한다. 이어서, 원하는 패턴으로 다결정 실리콘막(203)을 RIE 등의 이방성 에칭하여 게이트 전극을 형성한다. 그 후, 예를 들면 As+이온을 이온 주입하여, 950℃, 30초의 가열 처리를 실시함으로써 확산층(204)을 형성한다(도 9의 (a)). 이어서, 반도체 기판(200) 상에 실리콘 질화막(205), 실리콘 산화막(206)을 피착한 후, 실리콘 산화막(206), 실리콘 질화막(205)의 에치백을 행하고, 게이트 전극인 다결정 실리콘막(203)의 측벽을 형성한다. 그 후, 예를 들면, P+이온을 이온 주입하고, 850℃, 30초의 가열 처리를 실시함으로써 소스/드레인 영역이 되는 확산층(207)을 형성하고, 확산층(207) 상 및 다결정 실리콘막(203) 상에 코발트(Co) 실리사이드층(208)을 형성한다(도 9의 (b)).
그 후, 실리콘 산화막 등의 층간 절연막(209)을 반도체 기판(200) 전면에 피착하고, 예를 들면 화학적 기계적 연마(CMP)법에 의해, 층간 절연막(209)을 평탄화한다. 이어서, 층간 절연막(209)을 원하는 패턴으로 개구하여 컨택트 홀을 형성한다(도 10의 (a)).
또한, 예를 들면 반응성 스퍼터법에 의해 ZrN막(210)을 성막하고, 이어서 반도체 기판(200)을, 예를 들면 NH3분위기 내에서 500℃로 가열한 상태에서 Ar 분위기 중 조사량 10J/㎠, 조사 시간 1msec의 조건으로 크세논(Xe) 램프에 의해 가열한다.
이어서, 예를 들면 WF6, SiH4및 수소를 소스 가스로 W막(211)을 성막하고,그 후 화학적 기계적 연마(CMP)법에 의해 W 막(211) 및 ZrN 막(210)을 산화막(209) 표면이 노출될 때까지 연마하고, 저저항이며 또한 저누설 전류의 컨택트를 형성한다(도 10의 (b)).
이상, 실시예의 공정에 의해, 저저항이고 또한 저접합 누설 전류를 갖는 트랜지스터를 형성할 수 있다.
이어서, 도 11 내지 도 14를 참조하여 제3 실시예를 설명한다.
도 11 내지 도 13은 반도체 장치의 제조 공정 단면도, 도 14는 컨택트의 전기 특성(접합 누설 전류)을 평가한 결과를 나타내는 특성도이다. 여기서는 종래 기술과 비교하면서 살리사이드 공정에 적용한 실시예를 설명한다. 우선, STI 등의 소자 분리 영역(301)을 구비한 단결정 실리콘 반도체 기판(300) 상에 게이트 절연막에 이용되는 실리콘 산화막(302)을 형성하고, 그 위에 다결정 실리콘막(303)을 적층한다. 이어서, 원하는 패턴으로 다결정 실리콘막(303)을 RIE 등의 이방성 에칭에 의해 패터닝하여 게이트 전극을 형성하고, 이어서 예를 들면 As+이온을 반도체 기판(300)에 이온 주입하고, 950℃ 30초의 가열 처리를 실시함으로써 확산층(304)을 형성한다(도 11의 (a)).
이어서, 반도체 기판(300)에 실리콘 질화막(305), 실리콘 산화막(306)을 피착한 후, 실리콘 산화막(306) 및 실리콘 질화막(305)의 에치백을 행하여, 게이트 전극인 다결정 실리콘막(303)의 측벽을 형성한다. 이어서, 예를 들면 P+이온을 반도체 기판(300)에 이온 주입하고, 850℃, 30초의 가열 처리를 실시함으로써 소스/드레인 영역이 되는 확산층(307)을 형성한다(도 11의 (b)).
이어서, 확산층(307) 상 및 다결정 실리콘막(308) 상에 예를 들면 코발트(Co)막(308)을 성막한다(도 12의 (a)). 계속해서, 예를 들면 450℃, 30sec의 조건으로 제1 가열 처리를 행하여 코발트 모노실리사이드(CoSi)층(309)을 형성한다. 이어서, 예를 들면 황산/과산화수소수 혼합액으로 게이트 측벽 등에 부착되어 있는 미반응의 Co 막을 제거한다(도 12의 (b)).
이어서, 예를 들면 815℃, 30sec의 조건을 이용하여 반도체 기판(300)에 대하여 제2 가열 처리를 행함으로써, 코발트 다이실리사이드(CoSi2)층(310)을 형성한다(도 12의 (c)).
그러나, 상기 제2 가열 처리 중에 미량의 Co 원자(311)가 실리콘 반도체 기판(300)측으로 확산하는 것이 알려져 있다. Co 원자는 Si 속에서 깊은 준위를 형성하기 때문에, CoSi2층(310) 밑에 있는 확산층(307)의 접합 부근까지 이 Co 원자(311)가 확산되면 접합 누설이 열화한다. 그 때문에, CoSi2층과 그 하층에 있는 확산층의 접합 깊이와의 거리를 100∼150㎚ 정도 분리할 필요가 있다(도 13의 (a)).
그런데, 트랜지스터의 미세화가 진행됨에 따라, 확산층 깊이도 얕아지고, 실리사이드층과 접합 깊이의 거리를 확보하는 것이 곤란하게 된다. 단, 상술된 문제의 포인트는 열적으로 안정된 CoSi2층을 형성하기 전에 열 확산에 의해 기판 내에 Co 원자가 매립되게 되며, 가능한 한 Co 원자가 기판 방향으로 열 확산하지 않은동안 CoSi 층을 빠르게 CoSi2층으로 천이시킬 수 있으면 이러한 문제는 회피할 수 있다고 추측되어진다.
그래서, 예를 들면 반도체 기판(300)을 500℃로 가열한 상태에서 Ar 분위기 중 조사량 10J/㎠, 조사 시간 10msec의 조건으로 Xe 램프에 의해 제3 가열 처리를 행하여 CoSi2층을 형성하였다. 먼저 말한 바와 같이, Xe 램프는 그 파장이 800㎚보다도 단파장측에 주된 분포를 갖고 있고, 금속막을 효율적으로 가열하는 것이 가능하다. 그렇기 때문에, Co 원자를 실리사이드층으로부터 기판 방향으로 확산시키지 않고, CoSi 층으로부터 열적으로 안정된 CoSi2층으로 변화시킬 수 있다. 그 결과, CoSi2층(310)과 그 하층에 있는 확산층(307) 접합 깊이와의 거리를 100㎚ 이하로 할 수 있다(도 13의 (b)). 도 4에 도시된 바와 같이, 확산층의 접합부도 안정적이며, 접합 누설 전류(A)가 Xe 램프(플래시 램프)로 열 처리하면(곡선 A), Xe 램프로 처리하지 않은 종래의 것(곡선 B)보다 접합 누설 전류가 현저히 저하한다. 도 14의 횡축은 접합 누설 전류(Leakage Current)(A), 종축은 누적 확률(Cumulative Probability)(%)을 나타내고 있다.
이어서, 도 15 내지 도 21을 참조하여 제4 실시예를 설명한다.
상기 실시예는, DRAM 소자에 대하여 설명한다. 도 15 및 도 21은 DRAM 소자의 PMOS 영역을 나타내는 단면도이다. 도 15에는 통상의 반도체 장치의 제조 공정에 의해 이미 STI 등의 소자 분리 영역(402)이 반도체 기판(401)에 형성되어 있다. 또한, 상기 반도체 기판(401) 표면에 게이트 산질화막(403)이 5㎚ 정도의 막 두께로 형성되어 있다. 그 후, 게이트 산질화막(403) 상에 반응 온도 550℃에서 비정질 실리콘막(404)을 막 두께 70㎚ 정도, 화학 기상 성장법(CVD)에 의해 형성한다. 이어서, 통상의 패터닝에 의해 PMOS 영역만을 노출시키고, 5keV, 1.0e15의 주입 조건에서 붕소를 첨가한다. 패터닝에 사용한 포토레지스트를 박리한 후, 800℃, 30분 정도 질소 분위기 하에서 어닐링하고, 비정질 실리콘막(4)을 다결정 실리콘으로 전환한다.
이어서, 자기 정합적인 컨택트를 개구하기 위한 하드 마스크가 되는 SiN 막(405)을 막 두께 200㎚ 정도 형성한다. 여기서, SiN 막은 어떤 방법으로 형성해도 좋다. 이 실시예에서는 헥서클로로디실란(HCD)을 실리콘 소스로 이용하고, 이것을 암모니아와 반응시켜 화학 기상 성장법에 의해 SiN 막을 형성한다. 성막 온도는 600℃, 유량비가 HCD/암모니아=1000(sccm)/50(sccm), 성막 압력이 0.3Torr이다. SiN 막의 성막 직후의 막 중 수소량은, NH기가 3.1e21㎝-3, SiH기가 3.1e21㎝-3이다.
여기서, 3msec 이내의 단시간에 에너지로 하여 20J/㎠ 이상, 파장 200㎚ 이상의 백색 광을 발생시켜, SiN 막(405)을 성막한 기판 표면에 조사한다. 이 때, 반도체 기판은 300℃ 이상으로 가열하고, 불활성 가스 하에서의 조사가 바람직하다. 단시간에 다량의 광자를 막에 조사함으로써, SiN 막 내의 SiH 혹은 NH기의 결합이 절단되어, 유리하 수소 원자끼리 결합하여 수소 분자로서 막밖으로 이탈한다. 도 16에 성막 직후 및 광 조사 후의 SiN 막 내의 FT-IR 스펙트르를 나타낸다. 도16은 SiH기 신호 부분을 확대한 것이고, 횡축이 파수(Wave number)(㎝-1), 종축이 흡수 계수(Absor bance)이다. 상기된 조사 조건에 따라, SiN 막 내의 SiH기가 검출 한계 이하까지 감소하는 것을 알 수 있었다. 도 17은 IR 측정의 결과에 의해 얻어진 막 내의 수소 농도를 나타낸다. 종축이 수소 농도(H content)(㎝-3), 횡축이 성막 상태(as deposition) 및 단시간 조사 후의 상태(after 20J/㎠)이다. 상기 조건에서는, 막 중에 NH 결합이 조금 남아 있음에도 불구하고, SiH기는 검출 한계 이하에까지 감소하는 것을 알 수 있다.
상기된 광 조사에 의해, 막중 수소를 저감시킨 SiN막에 의해 형성한 PMOS 소자의 전기 특성에 대하여 진술한다. PMOS 소자에서는 SiN 막이 형성되는 경우, 고온의 후열 공정을 거침에 따라 SiN 막 내의 수소가 토출되고, 소위 "붕소의 관통"이라고 하는 소자의 열화가 일어난다. PMOS 소자의 열화에 의해, 전극의 공핍화, Vth의 시프트(shift), Vth의 면 내에서의 변동이라는 3개의 현상이 일어난다. 이것은, SiN 막중으로부터 토출된 수소에 의해 붕소가 증속 확산하여, 게이트 절연막을 관통하여 기판측으로까지 확산하는 것이 하나의 원인으로서 예를 들 수 있다. PMOS 소자의 열화의 정도를 캐패시터(Plane capacitor)에 의해 평가한 결과를 도 18에 나타낸다. 도 18은 캐패시터의 CV 특성을 나타내는 특성도이다. 횡축이 전압(Voltage)(V), 종축이 캐패시턴스(Capacitance)(F)이다. SiN 막의 성막 상태의 C-V 커브(-●-as-deposition)를 나타낸다. 도 18에는 기준으로서 SiN 막 없는 PMOS 소자의 C-V 커브(-○-w/o SiN)도 모두 나타낸다. C-V 커브는 PMOS 소자의 열화가 심한 만큼, 0V 부근에서의 저하하는 측이 완만해지고, 플러스측으로 신장한 형태가 된다. 도 18로부터, as-depo.의 상태에서는 C-V 커브의 시프트 및 전극의 공핍화가 발생하며 소자의 열화가 일어나는 것을 알 수 있다.
도 19에 PMOS 소자의 열화의 정도를 Vfb로 나타낸다. 도 19는 SiN 막 내의 SiH 량의 Vfb 의존성을 나타내는 특성도이다. 횡축이 SiH 량(㎝-3), 종축이 Vfb 이다. PMOS 소자의 열화는 SiH 량에 비례하여 나빠지는 것을 알 수 있다. 즉, PMOS 소자의 열화를 제어시키기 위해서는 SiH기를 줄이면 된다. 그래서, 성막 후에 광 조사를 행하여 SiH기를 감소시킨 SiN 막에 대하여 형성한 PMOS로 동일한 C-V 측정을 행하고, 그 결과를 도 19에 나타낸다. 도 19는 캐패시터의 CV 특성을 나타내는 특성도이다. 횡축이 전압(Voltage)(V), 종축이 캐패시턴스(Capacitance)(F)이다. SiN 막에 광 조사를 행한 본 발명의 상태의 C-V 커브(-●-after 20J/㎠)를 나타낸다. 참조로서 SiN 막 없는 PMOS 소자의 C-V 커브(-O-w/o SiN)도 같이 나타낸다. 광 조사에 의해 막 내의 SiH기가 감소함에 따라, 소자의 열화가 일어나지 않는 것을 알 수 있다.
광 조사에 의해 막 내의 SiH 농도를 줄인 후에 통상의 반도체 소자의 제조 공정에 의해 도 21에 나타내는 DRAM 소자를 포함하는 반도체 장치가 형성된다. 도면은 DRAM 소자의 PMOS 영역을 나타내는 반도체 기판의 단면도이다.
반도체 기판(401)의 소자 분리 영역(402)으로 구획된 소자 영역에는 소스/드레인 영역인 확산층(409)이 형성되어 있다. 게이트 산질화막(403) 상의 다결정 실리콘막과 실리콘 질화막(SiN)의 적층체는 복수의 게이트 구조로 패터닝되어 있다. 게이트 구조 측벽에는 스페이서 SiN 막(406)이 형성되고, 그 표면에는 라이너 SiN 막(407)이 형성되어 있다. 게이트 구조 사이에는 다결정 실리콘막(408)을 포함하는 컨택트가 형성되어 있다.
본 발명에 의해, 막 내의 수소 농도, 특히 SiH기가 감소한 SiN 막을 이용함으로써 PMOS 소자의 열화를 막을 수 있다. 즉, 본 실시예에서는 DRAM 소자에 대하여 진술했지만, 붕소 첨가된 다결정 실리콘막 상에 SiN 막이 형성되어 있어, SiN 막 형성 후에 고온의 후열 공정을 필요로 하는 모든 소자에 대해 적용 가능하다.
이어서, 도 22 및 도 23을 참조하여 제5 실시예를 설명한다.
이 실시예에서는 EEPROM에 대하여 설명한다. 도 22 및 도 23은 EEPROM의 제조 공정 단면도이다. 우선, 실리콘 반도체 기판(501) 상에 터널 산화막이 되는 막 두께 8㎚의 실리콘 산화막(502)을 형성한다. 이어서, 나중에 부유 게이트 전극이 되는 다결정 실리콘막(503)을 통상의 CVD법에 의해 상기 실리콘 산화막(502) 상에 200㎚ 정도 피착시킨다. 그 후 가공 마스크가 되는 막 두께 200㎚의 실리콘 질화막(504)을 형성한다. 이 때 실리콘 질화막(504)은 SiH2Cl2와 NH3을 이용하며, 반응 온도 780℃에서 성막을 행한다. 그 후 패터닝된 포토레지스트를 이용하여, 통상의 리소그래피 공정에 의해 소자 분리를 행하기 위한 홈(505)을 형성하고, 그 후 포토레지스트를 제거한다(도 22의 (a)). 이어서, 1050℃의 급속 열 산화법에 의해 6㎚의 산화막(506)을 형성한 후, 홈(505)을 500㎚의 실리콘 산화막(507)으로 매립하고, 실리콘 산화막으로 이루어진 소자 분리 영역을 형성한다. 그 후 화학적 기계적 평탄화법을 이용하여 실리콘 산화막(507)의 상부를 제거하고나서 실리콘 질화막(504)을 열 인산으로 제거한다(도 22의 (b)).
이어서, 제2 부유 게이트 전극이 되는 막 두께 100㎚의 다결정 실리콘막(508)을 CVD법에 의해 형성한 후, 통상의 리소그래피 공정에 의해 부유 게이트 전극으로 가공한다(도 23의 (a)). 이어서, 도 23의 (b)에 도시된 바와 같이 전극간 절연막으로서 ONO 막(SiO2/SiN/SiO2: 509)을 CVD법에 의해 산화막 6㎚, 질화막 8㎚, 산화막 6㎚의 적층체로서 연속하여 형성한다. 계속해서, 제어 전극이 되는 막 두께 50㎚의 다결정 실리콘막(510)을 형성하고, 또한 막 두께 50㎚의 WSi 막(511)을 스퍼터법에 의해 순차 형성한다. 이어서, 여기서 3msec 이내의 단시간에, 에너지 20J/㎠ 이상, 파장 200㎚ 이상의 백색 광을 발생시켜, WSi막(511) 표면에 조사한다. 이 때, 반도체 기판(501)은 300℃ 이상으로 가열되고, 또한 바람직하게는 불활성 가스 하에서의 조사(照射)가 바람직하다. 광 조사 후의 WSi 막(511)의 시트 저항을 도 24에 나타낸다. 도 24는 WSi 막을 성막한 상태(as-deposition), 20J/㎠를 1회(1pulse) 및 3회(3 pulse) 조사한 상태를 나타내고 있다. 종축은, WSi 막의 시트 저항(Sheet Resistance)(Ω/□)을 나타내고 있다. 광 조사에 의해 시트 저항이 격감하는 것을 알 수 있다. 저저항화는 광 조사에 의해 WSi 부분만 온도가 상승하여 WSi의 입경이 커져 단결정화가 진행되기 때문에 일어난다.
종래의 기술에서의 WSi 저저항화는 급속 승강온(RTA) 장치에 의해 행하고 있다. 본 발명에 의한 1회 조사, 3회 조사 각각이 950℃, 30초, 1050℃, 30초의 RTA에 대응한다. 상술된 바와 같이, 상기 RTA 온도에서의 저저항화가 게이트 절연막의 성능을 열화시킨다.
상기 실시예에 따르면, 광 조사에 의해 열전도성이 높은 WSi 부분은 1000℃ 이상의 고온이 되지만, 하층에 형성된 게이트 절연막은 기판 가열 온도 이상으로는 상승하지 않는다. 따라서, 게이트 절연막의 열화를 일으키지 않고 저항화가 가능해진다. 또한, 이 실시예는 WSi에 대해서만 진술했지만, 본 발명에서는 동일한 저저항화는 다른 금속에 대해서도 가능하다.
본 발명은, 이상의 구성에 의해, TiN 막과 기판 계면과의 반응을 일으켜, 자연 산화막 정도이면 환원할 수 있으며, 또한 매우 단시간의 열 처리이기 때문에, 확산층의 불순물 프로파일에 영향을 주지 않는다. 또한, 금속 원자를 실리사이드층으로부터 기판 방향으로 확산시키지 않고, 금속 모노실리사이드층으로부터 열적으로 안정된 금속 다이실리사이드층으로 변화시키는 것이 가능하게 된다. 또, 소자의 열화를 일으키지 않은 저온에서 SiN 막 내의 수소를 저감시킬 수 있으며, 또한 소자의 열화를 일으키지 않은 저온에서 WSi를 저저항화할 수 있다.

Claims (11)

  1. 반도체 소자가 형성되고, 표면에 실리사이드층이 형성된 실리콘 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막을 에칭하여 컨택트홀 -상기 컨택트홀의 저면에 상기 반도체 기판 표면에 형성된 상기 실리사이드층이 노출됨- 을 형성하는 공정과,
    상기 컨택트홀의 저면 및 측면에 금속 질화막을 성막하는 공정과,
    상기 반도체 기판을 600℃ 이하의 온도로 제1 가열 처리를 실시하는 공정과,
    상기 제1 가열 처리를 실시하는 공정 중에 10msec 이하의 단시간, 또한 실리콘의 광의 흡수단(吸收端)보다도 단파장측에 주된 발광 파장을 갖는 광에 의해 제2 가열 처리를 행하는 공정과,
    상기 제2 가열 처리를 행하는 공정 후, 상기 컨택트홀의 컨택트 배선을 형성하는 공정과,
    상기 절연막 상에 상기 컨택트 배선을 통해 상기 반도체 기판과 전기적으로 접속된 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 소자가 형성되고, 표면에 실리사이드층이 형성된 실리콘 반도체 기판 상에 절연막을 형성하는 공정과,
    상기 절연막을 에칭하여 컨택트홀 -상기 컨택트홀의 저면에 상기 반도체 기판 표면에 형성된 상기 실리사이드층이 노출됨- 을 형성하는 공정과,
    상기 컨택트홀의 저면 및 측면에 금속 질화막을 성막하는 공정과,
    상기 반도체 기판을 600℃ 이하의 온도로 제1 가열 처리를 실시하는 공정과,
    상기 제1 가열 처리를 실시하는 공정 중에 10msec 이하의 단시간, 또한 상기 금속 질화막에 포함하는 금속의 반사율이 0.50 이하인 주된 발광 파장을 갖는 광에 의해 제2 가열 처리를 행하는 공정과,
    상기 제2 가열 처리를 행하는 공정 후, 상기 컨택트홀의 컨택트 배선을 형성하는 공정과,
    상기 절연막 상에 상기 컨택트 배선을 통해 상기 반도체 기판과 전기적으로 접속된 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 금속 질화막은 티탄, 탄탈, 니오븀, 바나듐, 하프늄, 지르코늄 중 적어도 하나의 금속을 함유하는 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 금속 질화막은 금속 할로겐 화합물을 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 실리콘 반도체 기판의 표면 영역에 형성된 소스/드레인 영역 및 상기 소스/드레인 영역사이의 상부에 게이트 절연막을 통해 형성된 폴리실리콘 게이트 전극을 피복하도록 상기 반도체 기판 상에 금속막을 형성하는 공정과,
    상기 반도체 기판에 제1 가열 처리를 실시하여 상기 소스/드레인 영역 상 및 상기 게이트 전극 상의 금속막을 모노실리사이드층으로 바꾸는 공정과,
    상기 금속막 중 미반응의 부분을 제거하는 공정과,
    상기 반도체 기판을 600℃ 이하의 온도로 제2 가열 처리를 실시하는 공정과,
    상기 제1 가열 처리를 실시하는 공정 중에 10msec 이하의 단시간, 또한 실리콘의 광의 흡수단보다도 단파장측에 주된 발광 파장을 갖는 광에 의해 제3 가열 처리를 행하여 상기 모노실리사이드층을 금속 실리사이드층으로 바꾸는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 금속막은 코발트, 티탄, 니켈, 하프늄, 지르코늄, 팔라듐, 백금으로부터 선택된 적어도 하나를 재료로 하여 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 다결정 실리콘막을 형성하는 공정과,
    상기 다결정 실리콘막에 불순물을 도입하는 공정과,
    상기 다결정 실리콘막 상에 실리콘 질화막을 형성하는 공정과,
    상기 반도체 기판을 300∼650℃로 가열하는 공정과,
    상기 가열 공정 중에 있어서, 파장 200㎚ 이상의 백색 광을 10msec 이내, 10∼100J/㎠의 에너지로 적어도 1회 조사하는 공정과,
    상기 다결정 실리콘막 및 상기 실리콘 질화막을 패터닝하여, 상기 실리콘 질화막으로 피복된 상기 다결정 실리콘막을 포함하는 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 실리콘 질화막은 디클로로실란 또는 헥사클로로디실란과 암모니아와의 반응에 의한 CVD법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 제1 다결정 실리콘막을 형성하는 공정과,
    상기 제1 다결정 실리콘막 상에 전극간 절연막을 형성하는 공정과,
    상기 전극간 절연막 상에 제2 다결정 실리콘막을 형성하는 공정과,
    상기 제2 다결정 실리콘막 상에 금속 실리사이드막을 형성하는 공정과,
    상기 반도체 기판을 300∼650℃로 가열하는 공정과,
    상기 가열 공정 중에 있어서, 파장 200㎚ 이상의 백색 광을 10msec 이내, 10∼100J/㎠의 에너지로 적어도 1회 조사하는 공정과,
    상기 금속 실리사이드막, 상기 제2 다결정 실리콘막, 상기 전극간 절연막 및 상기 제1 다결정 실리콘막을 패터닝하여, 상기 제1 다결정 실리콘막으로 이루어진 부유 게이트 전극, 상기 전극간 절연막, 상기 제2 다결정 실리콘막과 상기 금속 실리사이드막으로 이루어진 제어 게이트 전극으로 구성된 게이트 전극 구조를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 실리콘 반도체 기판과,
    상기 반도체 기판의 표면 영역에 형성된 소스/드레인 영역과,
    상기 소스/드레인 영역사이의 상부에 게이트 절연막을 통해 형성된 폴리실리콘 게이트 전극과,
    상기 게이트 전극 및 상기 소스/드레인 영역의 표면에 형성된 금속 실리사이드층
    을 포함하고,
    상기 실리사이드층 저면에서부터 접합 깊이까지의 거리가 100㎚ 미만인 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 금속 실리사이드층은, 상기 반도체 기판 상의 금속 모노실리사이드층을600℃ 이하의 온도로 가열 처리하고, 상기 가열 처리 중에 10msec 이하의 단시간, 또한 실리콘의 광의 흡수단보다도 단파장측에 주된 발광 파장을 갖는 광을 조사함으로써 형성되는 것을 특징으로 하는 반도체 장치.
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