KR20080008584A - 반도체 소자 및 이의 실리사이드막 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 구조 및 이의 실리사이드막 제조 방법에 관한 것으로, 특히 본 발명의 방법은 반도체 기판 전면에 층간 절연막을 형성하고, 콘택홀이 있는 층간 절연막에 실리사이드 재료 물질 및 장벽 금속막을 순차적으로 형성한 후에, 층간 절연막에 열처리 공정을 수행하여 콘택홀에 의해 드러난 층간 절연막의 바닥 표면과 실리사이드 재료 물질 사이에 실리사이드막을 형성한다. 그러므로, 본 발명은 층간 절연막 및 콘택홀 제조 공정을 진행하고 실리사이드 물질 및 장벽 금속막을 순차적으로 증착한 후에 열처리 공정을 수행하여 소오스/드레인 영역 등의 표면에 실리사이드막을 형성함으로써, 종래 소오스/드레인 영역을 형성한 후에 별도로 진행되는 실리사이드 블록킹막 제조 공정을 생략할 수 있어 전체 반도체 소자의 제조 공정을 단순화할 수 있다.
실리사이드, 층간 절연막, 장벽 금속막

Description

반도체 소자 구조 및 이의 실리사이드막 제조 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD FOR MANUFACTURING SILICIDE LAYER THEREOF}
도 1은 종래 기술에 의한 반도체 소자의 실리사이드막 구조를 나타낸 수직 단면도,
도 2a 내지 도 2g는 종래 기술에 의한 반도체 소자의 실리사이드막 제조 방법을 설명하기 위한 공정 순서도,
도 3은 본 발명에 따른 반도체 소자의 실리사이드막 구조를 나타낸 수직 단면도,
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 실리사이드막 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판 102 : 필드 영역
106 : 게이트 전극 108 : LDD 영역
110 : 스페이서 월 112 : 소오스/드레인 영역
114 : 층간 절연막 116 : 콘택홀
118 : 실리사이드 물질 120 : 장벽 금속막
122 : 실리사이드막 124 : 콘택 전극
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로서, 특히 실리사이드 제조 공정을 단순화할 수 있는 반도체 소자 구조 및 이의 실리사이드막 제조 방법에 관한 것이다.
현재, 반도체 소자의 집적도가 증가함에 따라 배선의 폭이 감소하여 배선의 면저항(sheet resistance)이 증가한다. 배선의 면저항이 증가하면, 집적회로 내에서 소자의 신호 전송 시간이 지연된다. 이를 방지하고자, 비저항이 낮으면서도 고온에서 안정한 고융점의 실리사이드(silicide) 물질을 트랜지스터의 게이트 전극뿐만 아니라 소오스/드레인 접합 등에 추가함으로써 배선의 면저항 및 콘택 저항을 낮추었다. 이러한 실리사이드 물질은 주로 실리콘과 반응하는 희토류 금속을 이용한다. 실리사이드의 예를 들면, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 등이 있다.
도 1은 종래 기술에 의한 반도체 소자의 실리사이드막 구조를 나타낸 수직 단면도이다.
도 1에 도시된 바와 같이, 종래 실리사이드막을 갖는 반도체 소자의 구조는, 반도체 기판으로서 실리콘 기판(10)에 형성된 필드 영역(field region)(12)과, 필드 영역(12)이 형성된 실리콘 기판(10) 상부에 게이트 절연막(14)을 개재하여 적층 된 게이트전극(16)과, 게이트 전극(16) 에지의 실리콘 기판(10)내에 형성된 LDD(Lightly Doped Drain) 영역(18)과, 게이트 전극(16) 측벽에 형성된 스페이서 월(spacer wall)(20)과, 스페이서 월(20) 에지의 실리콘 기판(10)내에 형성된 소오스/드레인(S/D : Source/Drain) 영역(22)과, 게이트 전극(16) 및 소오스/드레인 영역(22) 상부면에 각각 형성된 실리사이드막(26a)을 포함한다.
그리고 종래 반도체 소자는, 실리사이드막(26a)이 형성된 실리콘 기판(10) 전면에 형성된 층간 절연막(28)의 콘택홀을 통해 소오스/드레인 영역(22)의 실리사이드막(26a)과 수직으로 연결되는 콘택 전극(34)을 더 포함한다. 이때, 콘택 전극(34)은 콘택홀 내측벽에 형성된 장벽 금속막(barrier metal)(32)을 더 포함할 수 있다.
도 2a 내지 도 2g는 종래 기술에 의한 반도체 소자의 실리사이드막 제조 방법을 설명하기 위한 공정 순서도이다.
이들 도면들을 참조하여 종래 기술에 의한 반도체 소자의 실리사이드막 제조 공정에 대해 설명한다.
도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)에 반도체 소자 공정, 예를 들어 모스 트랜지스터 제조 공정을 실시한다.
우선 실리콘 기판(10)에 활성 영역을 정의하는 필드 영역(12), 예를 들어 실리콘 기판(10)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절연 물질을 매립하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 절연 물질을 연마하여 필드 영역(12)을 형성한다. 필드 영역(12)이 형성된 실리 콘 기판(10)에 절연층 및 게이트 도전막을 순서대로 적층한 후에 패터닝하여 게이트 절연막(14)이 개재된 게이트전극(16)을 형성한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나로 구성될 수 있다.
그리고, 게이트 전극(16)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어 N형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(18)을 형성하고, 실리콘 기판(10) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각하여 게이트 전극(16) 측벽에 스페이서 월(20)을 형성한다.
그 다음 스페이서 월(20) 및 게이트 전극(16)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정을 실시하여 소오스/드레인 영역(22)을 형성한다. 여기서, 소오스/드레인 영역(22)은 기판 표면에 저농도의 LDD 영역(18)을 포함한 LDD 구조를 갖는다.
계속해서 도 2b 및 도 2c에 도시된 바와 같이, 모스 트랜지스터 등의 반도체 소자가 형성된 실리콘 기판(10) 전면에 실리사이드 블로킹 물질(24)로서, 예를 들어 TEOS막을 얇게 증착하고 이를 건식 식각하여 스페이서 월(20) 측벽 및 필드 영역(12) 상부에 실리사이드 블로킹막(24a)을 형성한다.
그 다음 도 2d 및 도 2e에 도시된 바와 같이 기판 전면에 실리사이드 물질(26)을 증착하고 이를 열처리 공정을 실시하여 실리사이드 블로킹막(24a)이 없는 게이트 전극(16) 및 소오스/드레인 영역(22) 상부면에 각각 실리사이드막(26a)을 형성한다. 여기서, 실리사이드 물질(26)은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 그리고, 실리사이드막(26a)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 된다.
계속해서 세정 등의 공정으로 실리사이드 블로킹막(24a)에 의해 실리사이드화되지 않은 실리사이드 물질(26) 및 실리사이드 블로킹막(24a)을 제거한다.
그 다음, 도 2f에 도시된 바와 같이, 실리사이드막(26a)이 형성된 실리콘 기판(10) 전면에 BPSG(Boro-Phosphosilicate Glass), PSG(Phospho Silicate Glass) 등의 절연 물질을 두껍게 증착하여 소자 사이를 층간 절연하는 층간 절연막(28)을 형성한다. 층간 절연막(28)에 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 소오스/드레인 영역(22) 표면이 드러나는 콘택홀(30)을 형성한다.
그리고나서, 도 2g에 도시된 바와 같이, 층간 절연막(28)의 콘택홀에 장벽 금속막(barrier metal)(32)으로서 Ti/TiN을 얇게 증착하고 콘택홀에 완전히 매립되도록 도전 물질, 예를 들어 도프트 폴리실리콘 또는 텅스텐 등의 금속을 증착한 후에, 화학적기계적 연마(CMP) 공정으로 층간 절연막(28) 표면에 장벽 금속막(32) 및 도전물질이 남아 있지 않도록 제거함으로써 콘택홀에 매립되어 소오스/드레인 영역(22)의 실리사이드막(26a)과 수직으로 연결되는 콘택 전극(34)을 형성한다.
이와 같은 종래 기술에 의한 반도체 소자의 실리사이드막 제조 공정에 있어서, 실리사이드막(26a)은 열처리 공정에 의해 실리사이드 물질의 금속과 게이트 전극 영역(16), 소오스/드레인 영역(22)의 실리콘이 서로 반응하여 실리사이드화되지만, 실리사이드 블로킹막(24a)은 실리사이드 물질의 금속과 반응하여도 실리사이드화되지 않는다.
그러므로 종래 기술에 의한 실리사이드막 제조 방법은, 반도체 소자의 특정 영역에 실리사이드막을 형성하기 위하여 특정 영역을 제외한 영역에 실리사이드 블록킹막(24a) 제조 공정을 실시함으로써, 실리사이드막이 있는 부분의 면저항 및 접촉 저항을 낮춘다.
하지만, 종래와 같이 실리사이드막 제조 공정을 실시하기 전에, 실리사이드 블록킹막을 증착하고 이를 패터닝하는 등의 별도의 제조 공정을 수행해야 하기 때문에 전체 반도체 소자의 제조 공정이 복잡해지는 단점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 장벽 금속막 제조 공정과 함께 실리사이드 공정을 수행함으로써 실리사이드 제조 공정을 단순화할 수 있는 반도체 소자 구조 및 이의 실리사이드막 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리사이드막을 갖는 반도체 소자에 있어서, 반도체 기판 전면에 형성된 층간 절연막과, 층간 절연막에 형성된 콘택홀과, 콘택홀이 있는 층간 절연막에 순차적으로 적층된 실리사이드 재료 물질 및 장벽 금속막과, 콘택홀에 의해 드러난 층간 절연막 바닥 표면과 실리사이드 재료 물질 사이에 형성된 실리사이드막을 포함한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은, 실리사이드막을 제조하는 방법에 있어서, 반도체 기판 전면에 층간 절연막을 형성하는 단계와, 층간 절연막에 콘택홀을 형성하는 단계와, 콘택홀이 있는 층간 절연막에 실리사이드 재료 물질 및 장벽 금속막을 순차적으로 형성하는 단계와, 층간 절연막에 열처리 공정을 수행하여 콘택홀에 의해 드러난 층간 절연막의 바닥 표면과 실리사이드 재료 물질 사이에 실리사이드막을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 소자의 실리사이드막 구조를 나타낸 수직 단면도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 실리사이드막을 갖는 반도체 소자의 구조는, 반도체 기판으로서 실리콘 기판(100)에 형성된 필드 영역(102)과, 필드 영역(102)이 형성된 실리콘 기판(100) 상부에 게이트 절연막(104)을 개재하여 적층된 게이트 전극(106)과, 게이트 전극(106) 에지의 실리콘 기판(100)내에 형성된 LDD 영역(108)과, 게이트 전극(106) 측벽에 형성된 스페이서 월(110)과, 스페이서 월(110) 에지의 실리콘 기판(100)내에 형성된 소오스/드레인 영역(112)을 포함한 다.
그리고 본 발명의 반도체 소자는, 게이트 전극(106) 및 소오스/드레인 영역(112)이 형성된 실리콘 기판(100) 전면에 형성된 층간 절연막(114)과, 층간 절연막(114)의 콘택홀 내측벽에 순차적으로 얇게 형성된 실리사이드 재료 물질(118) 및 장벽 금속막(120)을 포함한다. 여기서, 실리사이드 재료 물질(118)의 증착 두께는 100Å∼150Å 두께로 한다. 만약 장벽 금속막(120)이 Ti/TiN일 경우 Ti을 200Å∼300Å, TiN을 50Å 두께로 한다.
또한 본 발명의 반도체 소자는, 콘택홀에 의해 드러난 층간 절연막(114) 바닥 표면(즉, 소오스/드레인 영역(112))과 실리사이드 재료 물질(118) 사이에 형성된 실리사이드막(122)과, 층간 절연막(114)의 콘택홀을 매립하며 실리사이드막(122), 실리사이드 재료 물질(118) 및 장벽 금속막(120)을 통해 소오스/드레인 영역(112)과 수직으로 연결되는 콘택 전극(124)을 더 포함한다.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 실리사이드막 제조 방법을 설명하기 위한 공정 순서도이다.
이들 도면들을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 실리사이드막 제조 공정은 다음과 같이 진행된다.
도 4a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)에 반도체 소자 공정, 예를 들어 모스 트랜지스터 제조 공정을 실시한다.
우선, 실리콘 기판(100)에 활성 영역을 정의하는 필드 영역(102), 예를 들어 실리콘 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치를 채우는 절 연 물질을 매립하고 화학적기계적연마(CMP) 공정으로 절연 물질을 연마하여 필드 영역(102)을 형성한다.
필드 영역(102)이 형성된 실리콘 기판(100)에 절연층 및 게이트 도전막을 순서대로 적층한 후에 패터닝하여 게이트 절연막(104)이 개재된 게이트 전극(106)을 형성한다. 여기서, 게이트 도전막은 불순물이 도핑된 폴리실리콘, 실리콘게르마늄(SiGe), 코발트(Co), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 탄탈륨(Ta), 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 중에서 어느 하나로 이루어진다.
그리고, 게이트 전극(106)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정, 예를 들어 N형 도펀트를 저농도로 이온 주입하여 LDD 영역(108)을 형성하고, 실리콘 기판(100) 전면에 절연 물질, 예를 들어 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착하고 이를 건식 식각하여 게이트 전극(106) 측벽에 스페이서 월(110)을 형성한다.
그 다음 스페이서 월(110) 및 게이트 전극(106)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정, 예를 들어 N형 도펀트를 고농도로 이온 주입하여 소오스/드레인(S/D) 영역(112)을 형성한다. 여기서, 소오스/드레인 영역(112)은 기판 표면에 저농도의 LDD 영역(108)을 포함한 LDD 구조를 갖는다.
계속해서 도 4b에 도시된 바와 같이, 모스 트랜지스터 등의 반도체 소자가 형성된 실리콘 기판(100) 전면에 BPSG, PSG 등의 절연 물질을 두껍게 증착하여 소자 사이를 층간 절연하는 층간 절연막(114)을 형성한다.
그리고 층간 절연막(114)에 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 소오스/드레인 영역(112) 표면이 드러나는 콘택홀(116)을 형성한다.
그 다음 도 4c에 도시된 바와 같이, 콘택홀(116)이 있는 층간 절연막(114) 전면에 실리사이드 재료 물질(118)을 얇게 증착한다. 예를 들어, 실리사이드 재료 물질(118)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 이때, 실리사이드 재료 물질(118)의 증착 두께는 100Å∼150Å 두께로 한다.
실리사이드 재료 물질(118) 상부면에 장벽 금속막(120)을 얇게 증착한다. 예를 들어, 장벽 금속막(120)은 Ti, Ta, TiN, TaN, Ti/TiN, Ta/TaN 등의 금속으로 이루어진다. 만약, 장벽 금속막(120)이 Ti/TiN일 경우 Ti을 200Å∼300Å, TiN을 50Å 두께로 하고, 이때 실리사이드 재료 물질(118)은 Ti/TiN과 접착 특성이 양호한 코발트(Co)로 증착한다.
계속해서 도 4d에 도시된 바와 같이, 열처리 공정을 수행하여 콘택홀에 의해 드러난 층간 절연막(114) 바닥 표면(즉, 소오스/드레인 영역(112))과 실리사이드 재료 물질(118) 사이에 실리사이드막(122)을 형성한다. 예를 들어, 실리사이드막(122)은 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 된다.
이때, 열처리 공정은 N2 등의 비휘발성 가스 분위기에서 700℃∼900℃(예컨 대, 약 800℃) 온도로 급속 열처리 장비에서 열처리 공정을 수행하여 실리사이드 재료 물질의 금속과 소오스/드레인 영역(112)의 실리콘을 서로 반응시켜 실리사이드막(122)을 형성한다.
이후, 퍼니스 등의 열처리 장비에서 200℃∼500℃ 온도를 기설정된 시간 동안 유지한다.
그리고나서, 도 4e에 도시된 바와 같이, 콘택홀에 완전히 매립되도록 도전 물질, 예를 들어 도프트 폴리실리콘 또는 텅스텐 등의 금속을 증착한 후에, 화학적기계적 연마(CMP) 공정으로 층간 절연막(114) 상부 표면에 실리사이드 재료 물질(118), 장벽 금속막(120) 및 도전 물질이 남아 있지 않도록 제거한다. 이에 따라, 층간 절연막(114)의 콘택홀에 매립되며 실리사이드막(122), 실리사이드 재료 물질(118) 및 장벽 금속막(120)을 통해 소오스/드레인 영역(112)과 수직으로 연결되는 콘택 전극(124)을 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 실리사이드막 제조 공정은, 소오스/드레인 영역(112)을 형성하고나서 실리사이드 블록킹막 및 실리사이드 제조 공정을 진행하지 않고, 층간 절연막(114) 및 콘택홀(116) 제조 공정을 진행하고나서 실리사이드 재료 물질(118) 및 장벽 금속막(120)을 순차적으로 증착한 후에 열처리 공정으로 소오스/드레인 영역(112)과 실리사이드 재료 물질(118) 사이에 실리사이드막(122)을 형성한다.
그러므로, 본 발명에 따른 반도체 소자의 실리사이드막 제조 공정은 실리사이드 블록킹막 제조 공정을 생략할 수 있으며 콘택홀의 장벽 금속막 증착 공정시 실리사이드 재료 물질을 함께 증착할 수 있기 때문에 제조 공정을 크게 단순화할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 설명한 바와 같이, 본 발명은 층간 절연막 및 콘택홀 제조 공정을 진행하고 실리사이드 재료 물질 및 장벽 금속막을 순차적으로 증착한 후에 열처리 공정을 수행하여 소오스/드레인 영역 표면에 실리사이드막을 형성함으로써, 종래 소오스/드레인 영역을 형성한 후에 별도로 진행되는 실리사이드 블록킹막 제조 공정을 생략할 수 있다.
따라서, 본 발명은 콘택홀의 장벽 금속막 증착 공정시 실리사이드 재료 물질을 함께 증착하여 실리사이드막을 형성하고, 종래 실리사이드 블록킹막 제조 공정을 생략할 수 있기 때문에 전체 반도체 소자의 제조 공정을 단순화할 수 있어 제조 공정의 마진을 높일 수 있는 이점이 있다.

Claims (11)

  1. 실리사이드막을 갖는 반도체 소자에 있어서,
    반도체 기판 전면에 형성된 층간 절연막과,
    상기 층간 절연막에 형성된 콘택홀과,
    상기 콘택홀이 있는 층간 절연막에 순차적으로 적층된 실리사이드 재료 물질 및 장벽 금속막과,
    상기 콘택홀에 의해 드러난 층간 절연막의 바닥 표면과 상기 실리사이드 재료 물질 사이에 형성된 실리사이드막
    을 포함하는 반도체 소자 구조.
  2. 제 1항에 있어서,
    상기 실리사이드 재료 물질의 두께는, 100Å∼150Å인 것을 특징으로 하는 반도체 소자 구조.
  3. 제 1항에 있어서,
    상기 실리사이드 재료 물질은 코발트(Co), 상기 장벽 금속막은 티타늄(Ti)/티타늄질화막(TiN)인 것을 특징으로 하는 반도체 소자 구조.
  4. 제 3항에 있어서,
    상기 장벽 금속막의 Ti 두께는 200Å∼300Å, TiN 두께는 50Å인 것을 특징으로 하는 반도체 소자 구조.
  5. 실리사이드막을 제조하는 방법에 있어서,
    반도체 기판 전면에 층간 절연막을 형성하는 단계와,
    상기 층간 절연막에 콘택홀을 형성하는 단계와,
    상기 콘택홀이 있는 층간 절연막에 실리사이드 재료 물질 및 장벽 금속막을 순차적으로 형성하는 단계와,
    상기 층간 절연막에 열처리 공정을 수행하여 상기 콘택홀에 의해 드러난 상기 층간 절연막의 바닥 표면과 상기 실리사이드 재료 물질 사이에 실리사이드막을 형성하는 단계
    를 포함하는 반도체 소자의 실리사이드막 제조 방법.
  6. 제 5항에 있어서,
    상기 실리사이드 재료 물질의 두께는, 100Å∼150Å인 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
  7. 제 5항에 있어서,
    상기 실리사이드 재료 물질은 코발트(Co), 상기 장벽 금속막은 티타늄(Ti)/티타늄질화막(TiN)인 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
  8. 제 7항에 있어서,
    상기 장벽 금속막의 두께는, Ti을 200Å∼300Å, TiN을 50Å로 하는 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
  9. 제 5항에 있어서,
    상기 열처리 공정은, 비휘발성 가스 분위기에서 700℃∼900℃ 온도로 급속 열처리 장비에서 실시되는 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
  10. 제 5항에 있어서,
    상기 방법은,
    상기 실리사이드막을 형성하는 단계 이후, 추가 열처리 공정을 수행하는 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
  11. 제 5항에 있어서,
    상기 추가 열처리 공정은, 퍼니스에서 200℃∼500℃ 온도로 실시되는 것을 특징으로 하는 반도체 소자의 실리사이드막 제조 방법.
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