KR100671564B1 - 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법 - Google Patents

콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소스/드레인/게이트 상에 형성되는 실리사이드를 콘택홀을 이용하여 형성하는 반도체 소자의 실리사이드 형성 방법에 관한 것이다. 본 발명에 따른 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법은, a) 소자분리막이 형성된 반도체 기판 상에 게이트 산화막 및 게이트 폴리를 증착하는 단계; b) 게이트 폴리 상에 패터닝 및 식각을 실시하여 게이트를 형성하고, 게이트의 양쪽 측벽에 질화막을 증착하여 스페이서를 형성하는 단계; c) 반도체 기판의 액티브 영역 상에 이온을 주입하여 소스/드레인을 형성하는 단계; d) 노출된 전면에 금속간 물질을 증착하는 단계; e) 금속간 물질 상에 콘택 패턴을 형성하고, 이에 따른 식각을 실시하여 소스/드레인 및 게이트 상부에 콘택홀을 형성하는 단계; f) 콘택홀 상에 콘택 금속장벽 증착을 실시하는 단계; 및 g) 소스/드레인 및 게이트 상부에 형성된 콘택 금속장벽에 대해 실리사이드 어닐링을 실시하여 실리사이드를 형성하는 단계를 포함한다. 본 발명에 따르면, 소스/드레인/게이트의 실리사이드 형성을 콘택 금속장벽 형성 과정과 동시에 진행함으로써, 이에 따른 실리사이드 형성 공정을 단축할 수 있고, 이에 따라 제조 원가를 절감할 수 있다.
실리사이드, 콘택홀, 소스/드레인, 게이트, 티타늄

Description

콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법 {A method for forming silicide of semiconductor device using contact-hole}
도 1은 종래의 기술에 따른 실리사이드가 형성된 반도체 소자를 예시하는 도면이다.
도 2는 본 발명의 실시예에 따른 콘택홀을 이용하여 실리사이드가 형성된 반도체 소자를 예시하는 도면이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법을 나타내는 도면이다.
본 발명은 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 소스/드레인/게이트 상에 형성되는 실리사이드를 콘택홀을 이용하여 형성하는 반도체 소자의 실리사이드 형성 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 소스/드레인/게이트 상에 실리사이드를 형성하는 방식은 먼저, 소스/드레인을 형성한 후, 상기 소스/드레인/게이트 상부에 티타늄(Ti)을 증착하고, 상변태를 통하여 실리사이드가 형성된다.
도 1은 종래의 기술에 따른 실리사이드가 형성된 반도체 소자를 예시하는 도면이다.
도 1을 참조하면, 소자분리막(112)이 형성된 Si-기판(111) 상에 게이트(114)를 형성하고, 또한, 이온을 주입하여 상기 Si-기판(111)의 액티브 영역에 소스/드레인(116)을 형성하며, 이후, 상기 소스/드레인(116) 및 게이트(114) 상부에 실리사이드(117)를 형성하게 된다. 여기서, 도면부호 113은 게이트 산화막, 115는 상기 게이트(114) 양쪽 측벽에 형성되는 스페이서를 나타낸다.
하지만, 종래 기술에 따른 반도체 소자의 실리사이드 형성 방법은 상기 소스/게이트/드레인 상에 각각 실리사이드를 형성하기 위하여 많은 공정을 거쳐야 하는 어려움이 있고, 또한, 많은 시간이 소요된다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 접촉저항을 낮추기 위하여 실시하는 콘택의 Ti/TiN 실리사이드 공정 시에 소스/드레인/게이트 상부에 티타늄 실리사이드를 동시에 형성할 수 있는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법은,
반도체 소자의 실리사이드 형성 방법에 있어서,
a) 소자분리막이 형성된 반도체 기판 상에 게이트 산화막 및 게이트 폴리를 증착하는 단계;
b) 상기 게이트 폴리 상에 패터닝 및 식각을 실시하여 게이트를 형성하고, 상기 게이트의 양쪽 측벽에 질화막을 증착하여 스페이서를 형성하는 단계;
c) 상기 반도체 기판의 액티브 영역 상에 이온을 주입하여 소스/드레인을 형성하는 단계;
d) 노출된 전면에 금속간 물질(PSG)을 증착하는 단계;
e) 상기 금속간 물질 상에 콘택 패턴을 형성하고, 이에 따른 식각을 실시하여 소스/드레인 및 게이트 상부에 콘택홀을 형성하는 단계;
f) 상기 콘택홀 상에 콘택 금속장벽 증착을 실시하는 단계; 및
g) 상기 소스/드레인 및 게이트 상부에 형성된 콘택 금속장벽에 대해 실리사이드 어닐링을 실시하여 실리사이드를 형성하는 단계
를 포함하는 것을 특징으로 한다.
여기서, 상기 d) 단계는 상기 PSG 증착 후 화학 기계적 연마(CMP) 공정을 추가로 실시하는 것을 특징으로 한다.
여기서, 상기 f) 단계의 콘택 장벽금속은 티타늄(Ti) 또는 질화티타늄(TiN)을 증착하는 것을 특징으로 한다.
여기서, 상기 콘택 장벽금속의 두께는, 상기 티타늄(Ti)의 경우 200∼600Å이고, 상기 질화티타늄(TiN)의 경우 800∼1500Å인 것을 특징으로 한다.
여기서, 상기 콘택 장벽금속을 증착하기 위한 공정의 온도는 300∼600℃인 것을 특징으로 한다.
여기서, 상기 g) 단계는 콘택 실리사이드 및 상기 소스/드레인/게이트 실리사이드를 동시에 진행시키는 것을 특징으로 한다.
여기서, 상기 g) 단계는 실리사이드는 상기 소스/드레인/게이트 상부의 실리콘이 드러난 부위에서만 이루어지는 것을 특징으로 한다.
여기서, 상기 g) 단계의 실리사이드 어닐링 장비는 급속 열산화 공정(RTP) 장비를 사용하며, 상기 실리사이드 어닐링 온도는 700∼1000℃이고, 실리사이드 어닐링 시간은 5∼30초 내에서 실시하는 것을 특징으로 한다.
본 발명에 따르면, 소스/드레인/게이트의 실리사이드 형성을 콘택 금속장벽 형성 과정과 동시에 진행함으로써, 이에 따른 실리사이드 형성 공정을 단축할 수 있고, 이에 따라 제조 원가를 절감할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법을 설명한다.
본 발명의 실시예는 콘택 공정 형성시에 사용하는 콘택 실리사이드(Contact Silicide) 공정을 이용하여 소스/드레인/게이트 상부에 실시하게 되는 실리사이드를 동시에 구현하는 것을 개시한다.
도 2는 본 발명의 실시예에 따른 콘택홀을 이용하여 실리사이드가 형성된 반도체 소자를 예시하는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 콘택홀을 이용하여 실리사이드가 형성된 반도체 소자는, 소자분리막(STI: 214)이 형성된 Si-기판(211) 상에 게이트(216')가 형성되어 있고, 또한 상기 Si-기판(211) 상의 액티브 영역에 이온을 주입하여 소스/드레인(218)이 형성되어 있으며, 상기 게이트(216') 부분과 후속적으로 형성될 금속층을 분리하기 위한 PSG(219) 필름을 증착하고, 상기 PSG 필름(219) 상에 콘택 패턴을 형성하여, 상기 소스/드레인(218) 및 게이트(216') 상에 콘택홀이 형성되어 있다. 또한, 상기 소스/드레인(218) 및 게이트(216') 상의 콘택홀에 콘택 금속장벽(220)이 형성되며, 실리콘이 드러난 부위에만 실리사이드(221)가 형성되어 있다. 여기서, 도면부호 215'는 게이트 산화막을 나타내고, 도면부호 217은 스페이서를 나타낸다.
여기서, 콘택 실리사이드(Contact silicide) 및 소스/드레인/게이트 실리사이드를 형성하도록 실리사이드 어닐링(silicide annealing)을 실시하는데, 상기 실리사이드 어닐링 장비는 통상적으로 급속 열산화 공정(RTP) 장비를 사용하며, 이때, 실리사이드 어닐링 온도는 700∼1000℃이고, 어닐링 시간은 5∼30초 내에서 실시된다.
본 발명의 실시예에 따른 콘택홀을 이용하여 실리사이드가 형성된 반도체 소자는 콘택 실리사이드 형성시에 상기 소스/드레인(218) 및 게이트(216') 상의 동시에 형성되며, 이때, 상기 소스/드레인(218) 및 게이트(216') 상의 실리콘이 드러난 부위에만 실리사이드가 형성된다.
따라서, 본 발명의 실시예에 따른 반도체 소자는, 콘택 형성을 위한 콘택 실리사이드 공정 시에 소스/드레인/게이트 상부에 실리사이드를 동시에 구현할 수 있 다.
한편, 도 3a 내지 도 3k는 본 발명의 실시예에 따른 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법을 나타내는 도면이다.
본 발명의 실시예에 따른 본 발명의 실시예에 따른 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법은, 먼저, 도 3a를 참조하면, 반도체 기판(211) 상에 패드 산화막(212) 및 패드 질화막(SiN: 213) 증착을 실시한다. 구체적으로, 패드 산화막(212)은 보통 100∼300Å의 두께로 실시하며, 이어서 상기 패드 산화막(213) 상에 SiH2Cl2 + NH3 기체의 반응으로 1000∼3000Å의 두께로 SiN(213)을 형성한다.
다음으로, 도 3b를 참조하면, 얕은 트렌치 분리막(STI)을 형성하기 위한 마스크 패턴인 모트 패턴(Moat Pattern)을 형성하고, 상기 마스크 패턴에 따른 식각을 실시한다. 여기서, 도면부호 A는 반도체 기판(211) 상의 식각 부분을 나타낸다. 구체적으로, 상기 패드 질화막(213) 상에 STI 형성을 위한 마스크 패턴을 형성하고, 상기 패드 질화막(213), 패드 산화막(212) 및 반도체 기판(211)을 식각한다.
다음으로, 도 3c를 참조하면, 상기 식각 부분(A)에 STI 산화막을 충진하여 STI(214)를 형성한다. 구체적으로, STI 형성을 위해 상기 식각 부분(A) 상에 STI 산화막(Oxide) 필름을 증착하여 형성하고, 상기 산화막 필름의 특성을 강화하기 위하여 열 산화(Thermal Oxidation)를 이용하여 필름 밀집화(Film Dense)를 실시한 후, 후속적으로 CMP를 실시한다.
다음으로, 도 3d를 참조하면, 상기 SiN(213)을 스트립(Strip)한다. 구체적으로, 상기 반도체 기판(211) 상의 액티브 영역에 형성된 SiN(213)을 습식(Wet) 방식 또는 건식(Dry) 방식으로 스트립한다.
다음으로, 도 3e를 참조하면, 노출된 전면에 게이트 산화막(215) 및 게이트 폴리(216)를 순차적으로 형성한다. 구체적으로, 노출된 전면에 습식 또는 건식 방식으로 게이트 산화막(215)을 보통 50∼300Å 정도 형성하고, 이후, 게이트 전극으로 사용될 게이트 폴리(216)를 2000Å∼3000Å의 두께로 증착을 실시한다. 여기서, 상기 패드 산화막(212)은 습식 또는 건식 방식의 산화에 의해 게이트 산화막(215)으로 바뀌게 된다.
다음으로, 도 3f를 참조하면, 상기 게이트 산화막(215) 및 게이트 폴리(216)를 패터닝 및 식각에 의해 일부를 제거한 후, 이온을 주입함으로써 게이트 산화막(215') 및 게이트(216')를 형성하고, 상기 게이트(216') 양쪽의 측벽에 질화막을 증착하고, 이를 식각함으로써 스페이서(217)를 형성하게 된다.
다음으로, 도 3g를 참조하면, 이온 주입장치를 사용하여 이온을 주입하여 소스/드레인을 형성하고, 상기 소스/드레인을 활성화시키도록 급속 열산화 공정(RTP) 또는 용광로(furnace) 장비를 사용하여 열 확산을 실시한다.
다음으로, 도 3h를 참조하면, 노출된 전면에 PSG(219) 증착 및 CMP 평탄화를 실시한다. 구체적으로, 상기 게이트(216') 부분과 후속적으로 형성될 금속층을 분리하기 위한 PSG(219) 필름을 증착하고, 이후 평탄화를 위한 CMP를 실시한다.
다음으로, 도 3i를 참조하면, 상기 PSG(219) 상에 콘택 패턴을 형성하고 이 에 따른 식각을 실시하여 콘택홀을 형성한다. 구체적으로, 상기 소스/드레인(218) 및 게이트(216') 상부까지 각각 콘택홀을 형성한다. 여기서, 도면부호 B는 콘택홀을 나타낸다.
다음으로, 도 3j를 참조하면, 상기 콘택홀에 콘택 장벽금속(Contact barrier metal: 220)을 증착한다. 상기 콘택 장벽금속(220)은 보통 Ti/TiN을 증착하게 된다. 상기 콘택 장벽금속(220)의 두께는 티타늄(Ti)의 경우, 200∼600Å로 진행을 하며, 질화티타늄(TiN)은 800∼1500Å의 범위 내에서 실시한다. 또한, 상기 콘택 장벽금속(220)을 증착하기 위한 공정의 온도는 300∼600℃에서 실시한다.
다음으로, 상기 콘택 장벽금속(220)에 대해 실리사이드화(221) 한다. 구체적으로, 콘택 실리사이드(Contact silicide) 및 소스/드레인/게이트 실리사이드를 형성하도록 실리사이드 어닐링(silicide annealing)을 실시한다. 이때, 상기 실리사이드 어닐링 장비는 통상적으로 급속 열산화 공정(RTP) 장비를 사용하는데, 이때, 상기 실리사이드 어닐링 온도는 700∼1000℃이고, 어닐링 시간은 5∼30초 내에서 실시한다.
결국, 본 발명의 실시예에 따른 반도체 소자는 소스/드레인/게이트 상부에 형성되는 실리사이드를 콘택 금속장벽 공정 시에 함께 실시할 수 있다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
본 발명에 따르면, 소스/드레인/게이트의 실리사이드 형성을 콘택 금속장벽 형성 과정과 동시에 진행함으로써, 이에 따른 실리사이드 형성 공정을 단축할 수 있고, 이에 따라 제조 원가를 절감할 수 있다.

Claims (9)

  1. 반도체 소자의 실리사이드 형성 방법에 있어서,
    a) 소자분리막이 형성된 반도체 기판 상에 게이트 산화막 및 게이트 폴리를 증착하는 단계;
    b) 상기 게이트 폴리 상에 패터닝 및 식각을 실시하여 게이트를 형성하고, 상기 게이트의 양쪽 측벽에 질화막을 증착하여 스페이서를 형성하는 단계;
    c) 상기 반도체 기판의 액티브 영역 상에 이온을 주입하여 소스/드레인을 형성하는 단계;
    d) 노출된 전면에 금속간 물질(PSG)을 증착한 후 화학 기계적 연마(CMP) 공정을 실시하는 단계;
    e) 상기 PSG 상에 콘택 패턴을 형성하고, 이에 따른 식각을 실시하여 소스/드레인 및 게이트 상부에 콘택홀을 형성하는 단계;
    f) 상기 콘택홀 상에 콘택 금속장벽 증착을 실시하는 단계; 및
    g) 상기 소스/드레인 및 게이트 상부에 형성된 콘택 금속장벽에 대해 실리사이드 어닐링을 실시하여 실리사이드를 형성하는 단계
    를 포함하는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 f) 단계의 콘택 장벽금속은 티타늄(Ti) 또는 질화티타늄(TiN)을 증착하는 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법.
  4. 제3항에 있어서,
    상기 콘택 장벽금속의 두께는, 상기 티타늄(Ti)의 경우 200∼600Å이고, 상기 질화티타늄(TiN)의 경우 800∼1500Å인 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법.
  5. 제1항에 있어서,
    상기 콘택 장벽금속을 증착하기 위한 공정의 온도는 300∼600℃인 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법.
  6. 제1항에 있어서,
    상기 g) 단계는 콘택 실리사이드 및 상기 소스/드레인/게이트 실리사이드를 동시에 진행시키는 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법.
  7. 제1항에 있어서,
    상기 g) 단계는 실리사이드는 상기 소스/드레인/게이트 상부의 실리콘이 드러난 부위에서만 이루어지는 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법.
  8. 제1항에 있어서,
    상기 g) 단계의 실리사이드 어닐링 장비는 급속 열산화 공정(RTP) 장비를 사용하는 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법.
  9. 제1항에 있어서,
    상기 g) 단계의 실리사이드 어닐링 온도는 700∼1000℃이고, 실리사이드 어닐링 시간은 5∼30초 내에서 실시하는 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법.
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