KR100591157B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명의 목적은 열처리 공정을 배제하고 기판 손상을 방지하면서 안정적인 C-54 상의 TiSi2층을 용이하게 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 목적은 상부에는 게이트 절연막, 게이트 및 스페이서가 형성되고, 내부에는 소오스/드레인 접합영역이 형성된 반도체 기판을 준비하는 단계; 기판 상에 원자층증착에 의해 금속실리사이드층을 형성하는 단계; 및 게이트 및 소오스/드레인 접합영역 상에만 남도록 금속실리사이드층을 식각하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
실리사이드, ALD, 티타늄, 샐리사이드, 게이트, 접합영역

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1c는 종래 반도체 소자의 실리사이드층 형성방법을 설명하기 위한 순차적 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 실리사이드층 형성방법을 설명하기 위한 순차적 공정 단면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 실리사이드층을 ALD에 의해 형성하는 과정을 설명하기 위한 도면.
※ 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 소자 분리막
22 : 게이트 절연막 23 : 게이트
24 : 스페이서 25 : 소오스/드레인 접합영역
26 : TiSi2층 26a, 26b : TiSi2 박막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 실리사이드층 형성방법에 관한 것이다.
반도체 소자의 고속화에 따라 게이트 저항 및 소오스/드레인 접합영역의 콘택 저항이 증가하여 동작속도가 저하되는 것을 방지하기 위해, 게이트 및 소오스/드레인 접합영역 상부에 실리사이드층을 형성하는 방법이 널리 적용하고 있다.
일반적으로 실리사이드층은 별도의 마스크를 사용하는 것 없이 게이트 및 소오스/드레인 접합영역 상부에만 선택적으로 실리사이드 반응이 이루어지는 자기정렬실리사이드(self aligned silicide; SALICIDE), 이른바 샐리사이드 공정에 의해 형성하며, 실리사이드 금속으로는 티타늄(Ti), 코발트(Co), 텅스텐(W), 니켈(Ni) 등을 사용한다.
도 1a 내지 도 1c를 참조하여 종래 반도체 소자의 실리사이드층 형성방법을 설명한다.
도 1a를 참조하면, 실리콘(Si)을 포함하는 반도체 기판(10)에 공지된 얕은 트렌치 소자분리(shallow trench isolation; STI) 공정에 의해 소자분리막(11)을 형성하고, 소자분리막(11)이 형성된 기판(10) 상에 게이트 절연막(12)과 폴리실리콘 게이트(13)를 순차적으로 형성한다.
그 다음, 게이트(13) 양측의 기판(10)으로 엘디디(Lightly Doped Drain; LDD) 이온을 주입하고, 게이트(13) 양 측벽에 산화막 또는 질화막 등으로 스페이서(14)를 형성한 후, 스페이서(14) 양측의 기판(10)으로 고농도 불순물이온을 주입하여 LDD 구조의 소오스/드레인 접합영역(15)을 형성한다.
그 후, 게이트(13) 및 스페이서(14)를 덮도록 기판 상에 스프터링(sputtering)에 의해 비교적 얇은 두께로 Ti막과 TiN막을 순차적으로 증착하여 Ti/TiN막(16)을 형성한다. 여기서, Ti막 상부에 TiN막을 더 형성하는 이유는 후속 열처리 공정시 Ti막의 표면이 산화되는 것을 방지하기 위함이다.
도 1b를 참조하면, N2 분위기에서 750℃ 온도로 30초 동안 제 1 열처리 공정을 수행하여 Ti/TiN막(16)의 Ti와 접합영역(15) 및 게이트(13)의 Si를 반응시켜, 접합영역(15) 및 게이트(13) 상부에 C-49 상의 티타늄 실리사이드(TiSi2)층(17a)을 각각 형성한다. 여기서, C-49 상의 TiSi2층은 70 내지 90μΩ㎝의 비저항을 갖는다.
도 1c를 참조하면, H2SO4/H2O2 혼합물을 이용한 습식식각에 의해 미반응된 Ti/TiN막(16)을 제거하고, N2 분위기에서 825℃의 온도로 20초 동안 제 2 열처리 공정을 수행하여 C-49 상의 TiSi2층(17a)을 안정적인 C-54 상의 TiSi2층(17b)으로 상전이 시킨다. 여기서, C-54 상의 TiSi2층(17b)은 C-49 상의 TiSi2층(17a)에 비해 낮은 16 내지 20μΩ㎝의 비저항을 갖는다.
그러나, 안정적인 C-54 상의 TiSi2층(17b)을 형성하기 위해서는 2 차례의 열처리 공정을 수행하여야 하는 번거로움이 있을 뿐만 아니라, 제 1 열처리 공정 후 미반응된 Ti/TiN막(16)을 완전히 제거하기 위해서는 습식식각을 과도하게 수행하여야 하므로 습식식각 케미컬에 의해 기판이 손상(attack)될 가능성이 높은 문제가 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 열처리 공정을 배제하고 기판 손상을 방지하면서 안정적인 C-54 상의 TiSi2층을 용이하게 형성할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 바와 같은 본 발명의 목적은 상부에는 게이트 절연막, 게이트 및 스페이서가 형성되고, 내부에는 소오스/드레인 접합영역이 형성된 반도체 기판을 준비하는 단계; 기판 상에 원자층증착에 의해 금속실리사이드층을 형성하는 단계; 및 게이트 및 소오스/드레인 접합영역 상에만 남도록 금속실리사이드층을 식각하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.
여기서, 원자층증착에 의한 금속실리사이드층 형성은 기판을 증착챔버 내부에 로딩한 상태에서 증착챔버 내부로 금속 소오스를 공급하는 제 1 단계; 증착챔버 내부를 퍼지하는 제 2 단계; 증착챔버 내부로 실리콘 소오스를 공급하여 금속 소오스와 반응시켜 금속실리사이드 박막을 형성하는 제 3 단계; 증착챔버 내부를 퍼지하는 제 4 단계; 및 제 1 내지 제 4 단계를 원하는 두께가 될 때까지 적어도 1회 이상 반복 수행하는 제 5 단계로 이루어진다.
이때, 기판의 온도는 400 내지 800℃로 유지하며, 금속으로 티타늄, 코발트, 텅스텐, 니켈 중 어느 하나를 사용한다.
또한, 금속이 티타늄인 경우에는 금속 소오스로 TiCl4, TiBr4, TiI4, TiF 4 중 어느 하나를 사용하고, 실리콘 소오스로 SiH4, SiH2Cl2, CH3 SiCl3, (CH3)2SiCl2, (CH3)3SiCl 중 어느 하나를 사용한다.
또한, 금속실리사이드층은 200 내지 300Å의 두께로 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 2a 내지 도 2d와 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 실리사이드층 형성방법을 설명한다.
도 2a를 참조하면, 실리콘(Si)을 포함하는 반도체 기판(20)에 공지된 STI 공정에 의해 소자분리막(21)을 형성하고, 소자분리막(21)이 형성된 기판(20) 상에 게이트 절연막(22)과 폴리실리콘 게이트(23)를 순차적으로 형성한다.
그 다음, 게이트(23) 양측의 기판(20)으로 LDD 이온을 주입하고, 게이트(23) 양 측벽에 산화막 또는 질화막 등으로 스페이서(24)를 형성한 후, 스페이서(24) 양측의 기판(20)으로 고농도 불순물이온을 주입하여 LDD 구조의 소오스/드레인 접합영역(25)을 형성한다.
도 2b 및 도 2c을 참조하면, 게이트(23) 및 스페이서(24)를 덮도록 기판(20) 상에 원자층증착(Atomic Layer Deposition; ALD)에 의해 C54 상의 다층의 TiSi2 박막(26a, 26b)으로 이루어진 TiSi2층(26)을 200 내지 300Å의 두께로 형성한다.
여기서, ALD에 의한 TiSi2층(26)의 형성은 다음과 같은 과정으로 이루어진 다.
먼저, 증착챔버 내부로 기판을 로딩시킨 후 기판의 온도를 400 내지 800℃로 유지하면서, 도 3에 나타낸 바와 같이, 증착챔버 내부로 T1 시간동안 Ti 소오스를 공급하여 기판 표면에 Ti 소오스(source)를 흡착시킨다. 이때, Ti 소오스로는 TiCl4, TiBr4, TiI4, TiF4 등을 이용한다.
그리고, 증착챔버 내부로 T2 시간동안 퍼지가스를 공급하여 반응 부산물 등을 제거함으로써 증착챔버 내부를 퍼지한다. 이때, 퍼지가스로서는 Ar, N2 등의 비활성 가스를 사용한다.
그 다음, 증착챔버 내부로 T3 시간동안 Si 소오스를 공급하여 기판 표면에 흡착된 Ti 소오스와 반응시켜 C54 상의 TiSi2 박막(26a)을 형성한다. 이때, Si 소오스로서는 SiH4, SiH2Cl2, CH3SiCl3, (CH 3)2SiCl2, (CH3)3SiCl 등을 사용한다.
즉, 기판의 온도가 400 내지 800℃의 고온으로 유지된 상태에서 반응이 이루어지기 때문에 별도의 열처리 공정을 수행하지 않아도 TiSi2 박막(26a)이 C54 상을 가지게 된다.
그리고, 다시 증착챔버 내부로 T4 시간동안 퍼지가스를 공급하여 반응 부산물 등을 제거함으로써 증착챔버 내부를 퍼지한다. 이때에도, 상기와 마찬가지로 퍼지가스로서 Ar, N2 등의 비활성 가스를 사용한다.
그 후, 상기 과정을 1 주기로 하여 적어도 1회 이상 반복 수행하여 다층의 TiSi2층 박막으로 이루어진 TiSi2층(26)을 형성한다. 즉, 도 2c에서는 상기 과정을 1회 더 수행하여 TiSi2층(26)이 2층의 TiSi2 박막(26a, 26b)으로 이루어진 상태를 나타내었지만, 원하는 두께가 될 때가지 2회 또는 그 이상으로 반복 수행할 수 있다.
도 2d를 참조하면, TiSi2층(26) 상부에 포토리소그라피 공정에 의해 게이트(23) 및 소오스/드레인 접합영역(25) 상의 TiSi2층(26)을 마스킹하는 마스크 패턴(미도시)을 형성한다. 그 다음, 이 마스크 패턴을 이용하여 노출된 TiSi2층(26)을 건식식각에 의해 식각하여 게이트(23) 및 소오스/드레인 접합영역(25) 상부에만 TiSi2층(26)이 남도록 한다. 이때, 소자 분리막(21)과 스페이서(24)가 식각정지막으로서 작용함에 따라 기판 손상 등이 발생되지 않는다.
한편, 상기 실시예에서는 실리사이드 금속으로 티타늄(Ti)을 사용하는 경우를 설명하였지만, 티타늄 대신 코발트(Co), 텅스텐(W), 니켈(Ni) 등을 사용하는 것도 가능하다.
상술한 바와 같이, 본 발명에서는 ALD에 의해 Ti 소오스와 Si 소오스를 이용하여 티타늄실리사이드(TiSi2)층을 형성하고, 포토리소그라피 및 건식식각에 의해 이를 패터닝하여 게이트 및 소오스/드레인 접합영역 상부에만 남도록 한다.
이에 따라, 별도의 열처리 공정을 수행하지 않아도 비저항이 낮고 안정적인 C54 상의 티타늄실리사이드(TiSi2)층을 용이하게 형성할 수 있으므로 공정을 단순화할 수 있다.
또한, 건식식각에 의해 원하는 영역에만 티타늄실리사이드(TiSi2)층을 남도록 할 수 있어 기판 손상을 방지할 수 있으므로 소자의 신뢰성 및 수율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (7)

  1. 상부에는 게이트 절연막, 게이트 및 스페이서가 형성되고, 내부에는 소오스/드레인 접합영역이 형성된 반도체 기판 상에 원자층증착에 의해 금속실리사이드층을 형성하고, 상기 게이트 및 소오스/드레인 접합영역 상에만 상기 금속실리사이드층이 남도록 상기 금속실리사이드층을 식각하는 단계를 포함하는 반도체 소자의 제조방법에 있어서,
    상기 원자층증착에 의한 금속실리사이드층 형성은
    상기 기판을 증착챔버 내부에 로딩한 상태에서 상기 증착챔버 내부로 금속 소오스를 공급하는 제 1 단계;
    상기 증착챔버 내부를 퍼지하는 제 2 단계;
    상기 증착챔버 내부로 실리콘 소오스를 공급하여 상기 금속 소오스와 반응시켜 금속실리사이드 박막을 형성하는 제 3 단계;
    상기 증착챔버 내부를 퍼지하는 제 4 단계; 및
    상기 제 1 내지 제 4 단계를 상기 금속실리사이드층이 원하는 두께가 될 때까지 적어도 1회 이상 반복 수행하는 제 5 단계로 이루어진 반도체 소자의 제조방법.
  2. 삭제
  3. 제 1 항에서,
    상기 원자층증착에 의한 금속실리사이드층 형성 시 상기 기판의 온도는 400 내지 800℃로 유지하는 반도체 소자의 제조방법.
  4. 제 1 항에서,
    상기 금속실리사이드층에 형성되는 금속으로 티타늄, 코발트, 텅스텐, 니켈 중 어느 하나를 사용하는 반도체 소자의 제조방법.
  5. 제 1 항에서,
    상기 금속이 티타늄인 경우, 상기 금속 소오스로 TiCl4, TiBr4, TiI4, TiF4 중 어느 하나를 사용하는 반도체 소자의 제조방법.
  6. 제 1 항 또는 제 5 항에서,
    상기 실리콘 소오스로 SiH4, SiH2Cl2, CH3SiCl3, (CH3)2SiCl2, (CH3)3SiCl 중 어느 하나를 사용하는 반도체 소자의 제조방법.
  7. 제 1 항에서,
    상기 금속실리사이드층은 200 내지 300Å의 두께로 형성하는 반도체 소자의 제조방법.
KR1020040041324A 2004-06-07 2004-06-07 반도체 소자의 제조방법 KR100591157B1 (ko)

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