KR100791691B1 - 모스 트랜지스터 구조 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000011229 interlayer Substances 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 21
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 90
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- -1 cobalt (Co) Chemical class 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052761 rare earth metal Inorganic materials 0.000 description 2
- 150000002910 rare earth metals Chemical class 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
본 발명은 모스 트랜지스터 구조 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판에 순차 적층된 제 1절연막 및 제 2절연막의 개구부에 게이트 절연막 및 게이트 전극을 순차적으로 형성한 후에, 제 2절연막을 제거하고, 게이트 전극 측벽에 스페이서 월을 형성하면서, 스페이서 월 하부에 제 1절연막을 식각하여 제 1절연막 패턴을 형성하고, 스페이서 월을 제거하고, 게이트 전극 및 제 1절연막 패턴을 마스크로 하여 소오스/드레인 이온 주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역을 형성한 후에, 상기 결과물 전면에 층간 절연막을 형성하고, 층간 절연막의 콘택홀을 통해 게이트 전극 또는 소오스/드레인 영역과 수직으로 연결되는 콘택 전극을 형성한다. 그러므로, 본 발명은 게이트 전극 측벽에 형성되는 스페이서 월을 제거하고 층간 절연막을 증착함으로써 게이트 전극 사이의 공간을 넓혀 층간 절연막에 발생되는 보이드의 생성을 막는다. 그리고, 게이트 절연막 측벽에 남아 있는 제 1절연막 패턴을 사용하여 소오스/드레인 이온 주입 공정을 실시함으로써, 1회의 이온 주입 공정으로 기판내에 LDD 구조의 소오스/드레인 영역을 형성할 수 있다.
모스 트랜지스터, 스페이서 월, 보이드, 소오스/드레인
Description
도 1a 내지 도 1g는 종래 기술에 의한 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도,
도 2는 종래 기술에 의한 모스 트랜지스터의 게이트 절연막 에지의 손상을 나타낸 수직 단면도,
도 3은 본 발명에 따라 제조된 모스 트랜지스터 구조를 나타낸 수직 단면도,
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
104 : 제 1절연막 104a : 제 1절연막 패턴
106 : 제 2절연막 108 : 개구부
110 : 게이트 절연막 112 : 게이트 전극
114 : 스페이서 월 116 : LDD
118 : 소오스/드레인 영역 120 : 실리사이드막
122 : 식각 정지막 124 : 층간 절연막
126 : 콘택 전극
본 발명은 모스 트랜지스터의 제조 방법에 관한 것으로서, 특히 게이트 전극 측벽의 스페이서 월을 형성하지 않고서도 LDD 이온 주입 및 소오스/드레인 이온 주입을 동시에 형성할 수 있는 모스 트랜지스터 구조 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 모스 트랜지스터의 게이트 임계 치수(CD : Critical Dimension)가 점점 작아지고 있고, 이에 따라 쇼트 채널효과(short channel effect)로 인한 핫 캐리어(hot carrier) 발생 등이 문제되고 있는 바, 이를 해결할 수 있는 다양한 기술들이 제안되고 있다. 이러한 쇼트 채널효과를 억제하기 위한 방법의 일 예로서 모스 트랜지스터에 LDD(Lightly Doped Drain) 구조가 채택되고 있다.
도 1a 내지 도 1g는 종래 기술에 의한 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도이다.
이들 도면을 참조하면, 종래 기술에 의한 모스 트랜지스터의 제조 공정은 다음과 같이 진행된다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 STI(Shallow Trench Isolation) 등의 구조로 소자의 활성 영역과 비활성 영역을 구 분하기 위한 소자 분리막(12)을 형성한다.
그리고 반도체 기판(10)의 활성 영역에 열산화(thermal oxidation) 공정을 실시하여 실리콘 산화막(SiO2)으로 이루어진 게이트 절연막(14)을 약 100Å 정도 형성하고, 그 위에 게이트 전극용 도전막으로서, 도프트 폴리실리콘을 화학기상증착법(CVD : Chemical Vapor Deposition)으로 약 3000Å 정도 증착한다.
게이트 전극용 도전막 상부에 포토레지스트를 도포하고, 게이트 마스크를 이용한 사진 및 건식 식각 공정을 진행하여 게이트 전극용 도전막을 식각함으로써 게이트 전극(16)을 형성하고, 게이트 절연막(14)도 패터닝한다.
도 1b에 도시된 바와 같이, 이후 저농도 이온주입 공정시 희생막 역할을 하기 위하여 기판 전면에 절연박막(18)을 얇게 형성한다. 예를 들어, 열산화 공정으로 게이트 전극(16) 상부 및 측면과 기판 표면에 실리콘 산화막(SiO2)으로 이루어진 절연박막(18)을 형성한다.
이어서 게이트 전극(16)을 이온 주입 마스크로 이용하여 저농도 이온주입 공정(예를 들어 N형 도펀트를 저농도로 이온 주입)을 실시하여 LDD 영역(20)을 형성한다. 그리고, 습식 식각 공정 등을 진행하여 저농도 이온주입 공정의 희생막 역할을 하는 절연박막(18)을 제거한다.
계속해서 도 1c에 도시된 바와 같이, 기판(10) 전면에 절연 물질, 예를 들어 실리콘산화막(SiO2)을 증착하고 그 위에 실리콘질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착한다. 그리고 상기 절연물질을 건식 식각하여 게이트 전극(16) 측 벽에 스페이서 월(22)을 형성한다. 즉, 게이트 전극(16) 상부면 및 기판(10) 표면에는 절연물질이 제거되도록 한다.
그 다음 도 1d에 도시된 바와 같이, 스페이서 월(22) 및 게이트 전극(16)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어 N형 도펀트를 고농도로 이온 주입)을 실시하여 소오스/드레인 영역(24)을 형성한다. 여기서, 소오스/드레인 영역(24)은 기판 표면에 저농도의 LDD 영역(20)을 포함한 LDD 구조를 갖는다.
도면에 도시되지 않았지만, 기판 전면에 실리사이드 금속 물질을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(16) 및 소오스/드레인 영역(24) 상부면에 각각 실리사이드막(미도시됨)을 형성한다. 여기서, 실리사이드 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루어진다. 그리고, 실리사이드막은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 된다. 이후, 세정 등의 공정으로 실리사이드화되지 않은 실리사이드 물질을 제거한다.
그 다음, 도 1f에 도시된 바와 같이, 기판(10) 전면에 식각 정지막(26)으로서, 실리콘질화막(SiN)을 얇게 증착한다. 이때, 식각 정지막(26)은 층간 절연막의 콘택홀 식각 공정시 기판을 보호하기 위해 층간 절연막과 식각 선택성이 있는 물질을 사용하여 식각 정지 역할을 한다.
계속해서, 도 1g에 도시된 바와 같이, 식각 정지막(26) 상부에 BPSG(Boro-Phospho Silicate Glass), PSG(Phospho Silicate Glass) 등의 절연 물질을 두껍게 증착하여 소자 사이를 층간 절연하는 층간 절연막(28)을 형성한다. 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 층간 절연막(28) 및 식각 정지막(26)을 식각함으로써, 게이트 전극(16) 또는 소오스/드레인 영역(24) 표면이 드러나는 콘택홀을 형성한다. 그리고 나서, 콘택홀내에 장벽 금속막(barrier metal)(미도시됨)으로서 Ti/TiN을 얇게 증착하고, 콘택홀에 완전히 매립되도록 도전 물질, 예를 들어 도프트 폴리실리콘 또는 텅스텐 등의 금속을 증착한 후에, 화학적기계적 연마(CMP) 공정으로 층간 절연막(28) 표면에 장벽 금속막 및 도전물질이 남아 있지 않도록 제거하여 콘택 전극(30)을 형성한다.
도 2는 종래 기술에 의한 모스 트랜지스터의 게이트 절연막 에지의 손상을 나타낸 수직 단면도이다.
도 2에 도시된 바와 같이, 종래 모스 트랜지스터의 제조 공정에 있어서, 게이트 전극(16)을 패터닝할 때 건식 식각(예컨대, 플라즈마 식각)의 손상으로 인해 게이트 절연막(14) 에지 부근(도면 부호 A)에 핫 캐리어(hot carrier)에 의한 열화가 발생하게 된다. 이로 인해 게이트 절연막(14) 하부에 확산되는 소오스/드레인 정션(junction) 구조를 조절하기 매우 어렵게 된다.
게다가, 종래 모스 트랜지스터 제조 공정은 도 1g와 같이, 게이트 전극 측벽에 스페이서 월(22)이 형성되어 있기 때문에 게이트 전극 사이의 간격이 좁아져 층간 절연막(28) 증착 공정시 스페이서 월(22) 사이에 층간 절연막(28)이 증착되지 않고 보이드(void)(32)를 생성하게 되고, 이러한 보이드(32)는 콘택 전극(30)의 브릿지 원인으로 작용하게 된다.
또한, 종래 모스 트랜지스터 제조 공정은, LDD를 위한 저농도 이온 주입공정과 소오스/드레인 이온 주입 공정을 별도로 진행하기 때문에 제조 공정 횟수가 증가되는 문제점이 있었다.
본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트 전극 측벽의 스페이서 월을 형성하지 않고서도 LDD 이온 주입 및 소오스/드레인 이온 주입을 동시에 형성할 수 있는 모스 트랜지스터 구조 및 그 제조 방법을 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명은, 모스 트랜지스터에 있어서, 반도체 기판내에 순차 적층된 게이트 절연막 및 게이트 전극과, 게이트 절연막 측벽에 기설정된 폭으로 형성된 절연막 패턴과, 절연막 패턴 아래의 기판과 절연막 패턴에 의해 드러난 기판내에 형성된 LDD 구조의 소오스/드레인 영역과, 기판 전면에 형성된 층간 절연막과, 층간 절연막의 콘택홀을 통해 게이트 전극 또는 소오스/드레인 영역과 수직으로 연결되는 콘택 전극을 포함한다.
상기 목적을 달성하기 위하여 본 발명의 제조 방법은, 모스 트랜지스터의 제조 방법에 있어서, 반도체 기판에 제 1절연막 및 제 2절연막을 순차 적층하고 이를 패터닝하여 게이트 전극이 형성될 예정의 개구부를 형성하는 단계와, 개구부에 게이트 절연막 및 게이트 전극을 순차적으로 형성하는 단계와, 제 2절연막을 제거하 는 단계와, 게이트 전극 측벽에 스페이서 월을 형성하면서, 스페이서 월 하부에 제 1절연막을 식각하여 제 1절연막 패턴을 형성하는 단계와, 스페이서 월을 제거하는 단계와, 게이트 전극 및 제 1절연막 패턴을 마스크로 하여 소오스/드레인 이온 주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역을 형성하는 단계와, 상기 결과물 전면에 층간 절연막을 형성하고, 층간 절연막의 콘택홀을 통해 게이트 전극 또는 소오스/드레인 영역과 수직으로 연결되는 콘택 전극을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 3은 본 발명에 따라 제조된 모스 트랜지스터 구조를 나타낸 수직 단면도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 모스 트랜지스터는, 반도체 기판으로서 실리콘 기판(100)에 형성된 소자 분리막(102)과, 소자 분리막(102)이 형성된 실리콘 기판(100) 상부에 게이트 절연막(110)을 개재하여 적층된 게이트전극(112)과, 게이트 절연막(110) 측벽에 형성된 제 1절연막 패턴(104a)과, 제 1절연막 패턴(104a) 하부의 기판내에 LDD 구조로 형성된 소오스/드레인 영역(116, 118)을 포함한다. 여기서, 제 1절연막 패턴(104a)의 두께에 의해 소오스/드레인 영역(116)의 LDD(116) 깊이가 조정된다.
그리고 본 발명의 모스 트랜지스터는, 게이트 전극(112) 및 소오스/드레인 영역(118) 상부면에 형성된 실리사이드막(120)을 더 포함하고, 실리사이드막(120)이 있는 구조물 전면에 식각 정지막(122) 및 층간 절연막(124)이 순차적으로 적층되어 있으며, 층간 절연막(124) 및 식각 정지막(122)의 콘택홀을 통해 게이트 전극(112) 또는 소오스/드레인 영역(118)의 실리사이드막(120)이 수직으로 연결된 콘택 전극(126)을 더 포함한다.
그러므로, 본 발명에 따른 모스 트랜지스터는, 게이트 전극(112) 측벽에 스페이서 월이 남아 있지 않기 때문에 게이트 전극 사이의 간격이 넓어져 층간 절연막(124) 증착 공정시 게이트 전극 사이에 층간 절연막의 보이드 생성을 방지할 수 있다.
게다가, 본 발명은, 게이트 절연막(110) 측벽에 게이트 전극의 다마신 공정을 위해 사용하는 제 1절연막 패턴(104a)을 남겨 두고, 소오스/드레인 이온 주입 공정을 실시하기 때문에 제 1절연막 패턴(104a)이 있는 기판 부분과 그렇지 않은 기판 부분에 각각 주입되는 도펀트 농도가 달라져 1회의 이온 주입 공정으로 일반적인 LDD 구조의 소오스/드레인 영역을 형성한다.
도 4a 내지 도 4i는 본 발명의 일 실시 예에 따른 모스 트랜지스터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면, 본 발명에 따른 모스 트랜지스터의 제조 공정은 다음과 같이 진행된다.
우선 도 4a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI 등의 구조로 소자의 활성 영역과 비활성 영역을 구분하기 위한 소자 분리막(102)을 형성한다.
그리고 소자 분리막(102)이 있는 반도체 기판(10) 전면에, 제 1절연막(104)으로서 실리콘산화막(SiO2)을 얇게 형성하고, 그 위에 제 2절연막(106)으로서, 실리콘질화막(SiN)을 두껍게 형성한다. 이때, 제 1절연막(104) 및 제 2절연막(106) 두께는 게이트 절연막 및 게이트 전극 두께에 따라 조정한다. 예를 들어, 제 1절연막(104) 두께를 약 100Å 정도 형성하고, 제 2절연막(106) 두께를 약 3000Å 정도 형성한다.
그 다음, 게이트 마스크를 이용한 사진 및 건식 식각 공정을 진행하여 제 2절연막(106) 및 제 1절연막(104)을 식각하여 게이트 전극이 형성될 기판 표면이 오픈되는 개구부(108)를 형성한다.
이어서, 도 4b에 도시된 바와 같이, 제 1 및 제 2절연막(104, 106)의 개구부에 의해 드러난 기판 표면에 열산화(thermal oxidation) 공정을 실시하여 실리콘 산화막(SiO2)으로 이루어진 게이트 절연막(110)을 약 100Å 정도 형성하고, 그 위에 게이트 전극용 도전막으로서, 도프트 폴리실리콘을 화학기상증착법(CVD : Chemical Vapor Deposition)으로 갭필한 후에, 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 도프트 폴리실리콘을 연마하여 다마신 공정에 의한 게이트 전극(112)을 형성한다. 즉, 제 2절연막(106) 표면에 도프트 폴리실리콘이 남아 있지 않도록 연마한다.
도 4c에 도시된 바와 같이, 습식 식각 등의 공정을 진행하여 제 2절연막을 제거한다.
계속해서 도 4d에 도시된 바와 같이, 기판 전면에 절연 물질, 예를 들어 실리콘질화막(SiN) 또는 실리콘 산화질화막(SiON)을 증착한다. 그리고 상기 절연물질 및 제 1절연막을 건식 식각하여 게이트 전극(112) 측벽에 스페이서 월(114) 및 제 1절연막 패턴(104a)을 형성한다. 즉, 게이트 전극(112) 상부면 및 기판(100) 표면에 절연물질 및 제 1절연막이 제거되도록 한다.
그 다음 도 4e에 도시된 바와 같이, 습식 식각 등의 공정을 진행하여 스페이서 월(114)이 제거되도록 한다. 이로 인해, 게이트 절연막(110) 측벽에만 제 1절연막 패턴(104a)이 남게 된다.
이어서 도 4f에 도시된 바와 같이, 게이트 전극(112) 및 제 1절연막 패턴(104a)을 이온 주입 마스크로 이용하여 고농도 이온주입 공정(예를 들어 N형 도펀트를 고농도로 이온 주입)을 실시하여 제 1절연막 패턴(104a) 하부의 기판에는 얕고, 나머지 기판에는 깊은 LDD 구조의 소오스/드레인 영역(116, 118)을 형성한다. 이때, 제 1절연막 패턴(104a)의 두께에 의해 소오스/드레인 영역(116)의 LDD(116) 깊이가 조정된다.
계속해서 도 4g에 도시된 바와 같이, 기판 전면에 실리사이드 금속 물질을 증착하고 이를 열처리 공정을 실시하여 게이트 전극(112) 및 소오스/드레인 영역(118) 상부면에 각각 실리사이드막(120)을 형성한다. 여기서, 실리사이드 물질은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 텅스텐(W), Pt(백금), Hf(하프늄), Pd(팔라듐) 등의 희토류 금속 또는 이들의 합금 중에서 어느 하나의 금속으로 이루 어진다. 그리고, 실리사이드막(120)은 예를 들어, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi) 등이 된다. 이후, 세정 등의 공정으로 실리사이드화되지 않은 실리사이드 물질을 제거한다.
그 다음, 도 4h에 도시된 바와 같이, 기판(100) 전면에 식각 정지막(122)으로서, 실리콘질화막(SiN)을 얇게 증착한다. 이때, 식각 정지막(122)은 층간 절연막의 콘택홀 식각 공정시 기판을 보호하기 위해 층간 절연막과 식각 선택성이 있는 물질을 사용하여 식각 정지 역할을 한다.
계속해서, 도 4i에 도시된 바와 같이, 식각 정지막(122) 상부에 BPSG, PSG 등의 절연 물질을 두껍게 증착하여 소자 사이를 층간 절연하는 층간 절연막(124)을 형성한다. 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 층간 절연막(124) 및 식각 정지막(122)을 식각함으로써, 게이트 전극(112) 또는 소오스/드레인 영역(118)의 실리사이드막(120) 표면이 드러나는 콘택홀을 형성한다. 그리고 나서, 콘택홀내에 장벽 금속막(미도시됨)으로서 Ti/TiN을 얇게 증착하고, 콘택홀에 완전히 매립되도록 도전 물질, 예를 들어 도프트 폴리실리콘 또는 텅스텐 등의 금속을 증착한 후에, 화학적기계적연마(CMP) 공정으로 층간 절연막(124) 표면에 장벽 금속막 및 도전물질이 남아 있지 않도록 제거하여 콘택 전극(126)을 형성한다.
이와 같이 본 발명에 따른 모스 트랜지스터의 제조 공정은, 게이트 전극(112)을 패터닝할 때 다마신 공정을 사용하기 때문에 게이트 전극의 건식 식각(예컨대, 플라즈마 식각)의 손상을 방지하고 이로 인해 게이트 절연막 에지 부근에 발생하는 핫 캐리어 열화 현상을 최소화할 수 있다.
그리고, 본 발명의 모스 트랜지스터 제조 공정은 게이트 전극 측벽에 형성되는 스페이서 월을 제거한 후에 층간 절연막(124)을 증착하기 때문에 게이트 전극 사이의 공간이 스페이서 월을 갖는 게이트 전극 구조보다 넓어져 층간 절연막에 발생되는 보이드의 생성을 막아 콘택 전극의 브릿지 원인을 제거할 수 있다.
또한, 본 발명의 모스 트랜지스터 제조 공정은, 게이트 절연막 측벽에 다마신 공정을 위해 사용한 제 1절연막 패턴을 그대로 남기고, 소오스/드레인 이온 주입 공정을 실시하기 때문에 1회의 이온 주입 공정으로 기판내에 LDD 구조의 소오스/드레인 영역을 형성할 수 있다.
이상 설명한 바와 같이, 본 발명은 다마신 공정을 이용하여 게이트 전극을 형성하기 때문에 종래 게이트 전극의 건식 식각으로 인한 게이트 절연막 에지 부근의 핫 캐리어 열화 현상을 최소화할 수 있다.
그리고, 본 발명은, 게이트 전극 측벽에 형성되는 스페이서 월을 제거하고 층간 절연막을 증착함으로써 게이트 전극 사이의 공간을 넓혀 층간 절연막에 발생되는 보이드의 생성을 막아 콘택 전극의 브릿지 원인을 제거할 수 있어 제조 수율을 향상시킬 수 있다.
또한, 본 발명은, 게이트 전극 측벽의 스페이서 월을 제거한 후에, 게이트 절연막 측벽에 남아 있는 제 1절연막 패턴을 사용하여 소오스/드레인 이온 주입 공정을 실시함으로써, 1회의 이온 주입 공정으로 기판 내에 LDD 구조의 소오스/드레 인 영역을 형성할 수 있어 제조 공정 횟수를 줄일 수 있는 장점이 있다.
한편, 본 발명은 상술한 실시 예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (7)
- 모스 트랜지스터에 있어서,반도체 기판내에 순차 적층된 게이트 절연막 및 게이트 전극과,상기 게이트 절연막 측벽에 기설정된 폭으로 형성된 절연막 패턴과,상기 절연막 패턴 아래의 기판과 상기 절연막 패턴에 의해 드러난 기판내에 형성된 LDD 구조의 소오스/드레인 영역과,상기 기판 전면에 형성된 층간 절연막과,상기 층간 절연막의 콘택홀을 통해 상기 게이트 전극 또는 상기 소오스/드레인 영역과 수직으로 연결되는 콘택 전극을 포함하는 모스 트랜지스터의 구조.
- 제 1항에 있어서,상기 모스 트랜지스터는, 상기 게이트 전극 또는 상기 소오스/드레인 영역 표면에 실리사이드막을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 구조.
- 제 1항에 있어서,상기 절연막 패턴의 두께에 의해 상기 소오스/드레인 영역의 LDD 깊이가 조정되는 것을 특징으로 하는 모스 트랜지스터의 구조.
- 모스 트랜지스터의 제조 방법에 있어서,반도체 기판에 제 1절연막 및 제 2절연막을 순차 적층하고 이를 패터닝하여 게이트 전극이 형성될 예정의 개구부를 형성하는 단계와,상기 개구부에 게이트 절연막 및 상기 게이트 전극을 순차적으로 형성하는 단계와,상기 제 2절연막을 제거하는 단계와,상기 게이트 전극 측벽에 스페이서 월을 형성하면서, 상기 스페이서 월 하부에 제 1절연막을 식각하여 제 1절연막 패턴을 형성하는 단계와,상기 스페이서 월을 제거하는 단계와,상기 게이트 전극 및 상기 제 1절연막 패턴을 마스크로 하여 소오스/드레인 이온 주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역을 형성하는 단계와,상기 결과물 전면에 층간 절연막을 형성하고, 상기 층간 절연막의 콘택홀을 통해 상기 게이트 전극 또는 상기 소오스/드레인 영역과 수직으로 연결되는 콘택 전극을 형성하는 단계를 포함하는 모스 트랜지스터의 제조 방법.
- 제 4항에 있어서,상기 제 1절연막 및 상기 제 2절연막은 식각 선택성이 있는 물질인 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 4항에 있어서,상기 제 1절연막 및 상기 스페이서 월은, 식각 선택성이 있는 물질인 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
- 제 4항에 있어서,상기 게이트 전극은, 다마신 공정에 의해 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100791691B1 true KR100791691B1 (ko) | 2008-01-03 |
Family
ID=39216733
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100791691B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980012116A (ko) * | 1996-07-19 | 1998-04-30 | 문정환 | 모스 트랜지스터 제조방법 |
| KR19990047738A (ko) * | 1997-12-05 | 1999-07-05 | 구본준 | 반도체소자 제조방법 |
| KR20050104208A (ko) * | 2004-04-28 | 2005-11-02 | 매그나칩 반도체 유한회사 | 반도체 소자 제조방법 |
-
2006
- 2006-10-19 KR KR1020060101757A patent/KR100791691B1/ko not_active IP Right Cessation
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