KR19990047738A - 반도체소자 제조방법 - Google Patents
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Abstract
본 발명은 아세닉(As)이온과 인(P)이온의 에너지에 따른 RP차이를 이용하여 셀 트랜지스터영역과 N채널 트랜지스터영역에 동시에 이온주입을 실시함으로써, 공정을 보다 간략화시키고 유효 게이트길이를 증가시켜 숏채널 효과를 방지하기 위한 반도체소자 제조방법에 관한 것으로써, 셀 트랜지스터영역, N채널 및 P채널 트랜지스터영역으로 구분된 반도체기판상에 게이트전극들을 형성하는 공정과, 상기 각 게이트전극들을 포함한 전면에 제 1, 제 2 절연막을 증착한 후, 상기 N채널 및 P채널 트랜지스터영역의 제 2 절연막을 에치백하여 사이드월 스페이서를 형성하는 공정과, 상기 사이드월 스페이서를 마스크로하여 N채널 및 P채널 트랜지스터영역의 제 1 절연막을 제거한 후, 상기 사이드월 스페이서를 제거하는 공정과, 상기 셀 트랜지스터 및 N채널 트랜지스터영역에 아세닉이온과 인 이온을 동시에 주입하여 셀 트랜지스터의 LDD영역과, N채널 트랜지스터의 LDD영역 및 소오스/드레인영역을 형성하는 공정과, 상기 P채널 트랜지스터영역에 P도전형의 이온을 주입하여 LDD영역 및 소오스/드레인영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 반도체소자에 관한 것으로 특히, 공정을 간략화시키고 숏채널 효과를 개선시키는데 적당한 반도체소자 제조방법에 관한 것이다.
이하, 종래기술에 따른 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1i는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 반도체기판에 셀 트랜지스터영역과 주변영역으로 정의하고, 상기 주변영역에는 N채널 트랜지스터영역과, P채널 트랜지스터영역으로 정의한다.
이때 상기 반도체기판이 P도전형이면 상기 P채널 트랜지스터영역에는 N웰을 형성한다.
즉, 도 1a에 도시한 바와같이 셀 트랜지스터영역과 N채널 트랜지스터영역의 P형 반도체기판(11)과, 상기 P채널 트랜지스터영역의 N형 웰(11-1)상에 게이트절연막(12)을 형성한다.
여기서, 상기 N형 웰(11-1)은 P채널 트랜지스터를 형성하기 위해 상기 P형 반도체기판(11)의 소정영역에 형성된다.
상기 게이트절연막(12)상에 폴리실리콘층과 질화막을 차례로 형성한 후, 선택적으로 제거하여 캡절연막(13)을 갖는 셀 트랜지스터의 게이트전극(14a) 및 N채널 트랜지스터의 게이트전극(14b)그리고 P채널 트랜지스터의 게이트전극(14c)을 형성한다.
이어, 도 1b에 도시한 바와같이 셀 트랜지스터의 LDD영역을 형성하기 위한 이온주입을 위해 상기 셀 영역만이 노출되는 제 1 포토마스크(15)를 형성한다.
그리고 상기 제 1 포토마스크(15)를 이용한 불순물 이온주입으로 상기 셀 영역의 게이트전극(14a)양측의 기판(11)표면내에 셀 트랜지스터의 LDD영역(16)을 형성한다.
이때 상기 셀 영역에 주입되는 이온은 N도전형의 인(P)이다.
이후, 도 1c에 도시한 바와같이 상기 제 1 포토마스크(15)를 제거한 후, 주변영역의 N채널영역만 노출되도록 제 2 포토마스크(17)를 형성한 다음, 아세닉(As)이온과 인(P)이온을 동시에 주입하여 N채널 트랜지스터의 LDD영역(18)을 형성한다.
도 1d에 도시한 바와같이 상기 제 2 포토마스크(17)를 제거한 후, 주변영역의 PMOS영역만 노출되도록 제 3 포토마스크(19)를 형성한다.
상기 제 3 포토마스크(19)를 이용한 BF2이온주입으로 P채널 트랜지스터의 LDD영역(20)을 형성한다.
이후, 도 1e에 도시한 바와같이 상기 셀, N채널, P채널 트랜지스터의 게이트전극(14a,14b,14c)을 포함한 전면에 실리콘질화막(21)을 증착하고, 상기 실리콘질화막(21)상에 실리콘산화막(22)을 차례로 증착한다.
이후, 도 1f에 도시한 바와같이 상기 셀 트랜지스터영역을 마스킹하기 위한 마스크패턴(23)을 형성한 후, 주변영역 즉, N채널 및 P채널 트랜지스터영역의 상기 실리콘산화막(22)을 에치백하여 사이드월 스페이서(22a)를 각각 형성하고, 상기 사이드월 스페이서(22a)를 마스크로 이용한 식각공정으로 상기 실리콘질화막(21)을 제거하여 N채널 및 P채널 트랜지스터의 LDD영역(18,20)을 노출시킨다.
도 1g에 도시한 바와같이 상기 N채널 트랜지스터영역만 노출되도록 제 4 포토마스크(24)를 형성한 후, 아세닉(As)이온을 주입하여 N채널 트랜지스터의 소오스 및 드레인영역(25,25a)을 형성한다.
이후, 상기 제 4 포토마스크(24)를 제거한 후, 도 1h에 도시한 바와같이 상기 P채널 트랜지스터영역만 노출되도록 제 5 포토마스크(26)를 형성한다.
그리고 BF2이온을 주입하여 P채널 트랜지스터의 소오스 및 드레인영역(27,27a)을 형성하면 종래기술에 따른 반도체소자 제조공정이 완료된다.
그러나 상기와 같은 종래 반도체소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 반도체소자가 고집적화됨에 따라 디자인 룰(design rule)이 감소하고, 이에따라 트랜지스터의 게이트길이가 감소하게 되어 숏채널 효과, 펀치쓰루우 발생을 초래한다.
둘째, LDD이온으로써, 확산이 잘되는 인(P)대신에 아세닉(As)을 이용하고 있으나 아세닉만을 이용하는 경우, 접합 누설전류가 증가하게 된다.
따라서, 아세닉과 인을 동시에 이온주입하여 접합 누설전류를 감소시키고자 하였으나 이를 위해서는 셀 트랜지스터영역과 주변영역에 LDD이온주입을 따로따로 해야하므로 마스크의 수가 많아지게 되고 공정이 복잡해진다.
셋째, LDD이온주입을 게이트전극 형성후 곧바로 행하기 때문에 LDD이온이 게이트전극의 하부에 까지 확산되어 실효 게이트전극의 길이가 감소하게 된다.
따라서, 숏채널 현상이 더욱 심각해지는 요인으로 작용한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 아세닉 이온과 인이온의 에너지에 따른 RP차이를 이용하여 셀 트랜지스터영역과 N채널 트랜지스터영역에 동시에 이온주입을 실시함으로써, 공정을 보다 간략화시키고 유효 게이트길이를 증가시켜 숏채널 효과를 방지하는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1h는 종래기술에 따른 반도체소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
11,31 : 반도체기판 11-1,31-1 : N형 웰
14a,34a :셀 트랜지스터이 게이트전극
14b,34b : N채널 트랜지스터의 게이트전극
14c,34c : P채널 트랜지스터의 게이트전극
16,39 : 셀 트랜지스터의 LDD영역 18,40 : N채널 트랜지스터의 LDD영역
20,42 : P채널 트랜지스터의 LDD영역 35,36 : 제 1, 제 2 절연막
상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 셀 트랜지스터영역, N채널 및 P채널 트랜지스터영역으로 구분된 반도체기판상에 게이트전극들을 형성하는 공정과, 상기 각 게이트전극들을 포함한 전면에 제 1, 제 2 절연막을 증착한 후, 상기 N채널 및 P채널 트랜지스터영역의 제 2 절연막을 에치백하여 사이드월 스페이서를 형성하는 공정과, 상기 사이드월 스페이서를 마스크로하여 N채널 및 P채널 트랜지스터영역의 제 1 절연막을 제거한 후, 상기 사이드월 스페이서를 제거하는 공정과, 상기 셀 트랜지스터 및 N채널 트랜지스터영역에 아세닉이온과 인 이온을 동시에 주입하여 셀 트랜지스터의 LDD영역과, N채널 트랜지스터의 LDD영역 및 소오스/드레인영역을 형성하는 공정과, 상기 P채널 트랜지스터영역에 P도전형의 이온을 주입하여 LDD영역 및 소오스/드레인영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2g는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 셀 트랜지스터 및 N채널 트랜지스터영역의 P형 반도체기판(31)과, 상기 P채널 트랜지스터영역의 N형 웰(31-1)상에 게이트절연막(32)을 형성한다.
이때 상기 N형 웰(31-1)은 P채널 트랜지스터를 형성하기 위해 상기 P형 반도체기판(31)의 소정영역에 형성된다.
이어, 상기 게이트절연막(32)상에 폴리실리콘층과 절연층을 차례로 형성한 후 선택적으로 제거하여 캡 절연막(33)을 갖는 셀 트랜지스터의 게이트전극(34a), N채널 트랜지스터의 게이트전극(34b) 그리고 P채널 트랜지스터의 게이트전극(34c)을 형성한다.
도 2b에 도시한 바와같이 상기 각 게이트전극(34a,34b,34c)들의 양측에 사이드월 스페이서를 형성하기 위한 절연막 예컨대, 제 1 절연막(35)과 제 2 절연막(36)을 상기 각 게이트전극(34a,34b,34c)들을 포함한 N형 웰(31-1)이 형성된 반도체기판(31)전면에 차례로 형성한다.
여기서, 상기 제 1 절연막(35)은 실리콘질화막이고, 제 2 절연막(36)은 상기 제 1 절연막(35)과의 식각선택비가 큰 예컨대 실리콘산화막이다.
이후, 도 2c에 도시한 바와같이 상기 제 2 절연막(36)상에 포토레지스트를 도포한 후, 상기 셀 트랜지스터영역만 마스킹되도록 제 1 포토마스크(37)를 형성한다.
그리고, 상기 제 2 절연막(36)을 에치백하여 상기 N채널 및 P채널 트랜지스터의 게이트전극(34b,34c)양쪽에 사이드월 스페이서(36a)를 각각 형성한다.
이때 상기 사이드월 스페이서(36a)는 제 1 절연막(35)과 제 2 절연막(36)의 적층구조로 되어 있다.
상기 사이드월 스페이서(36a)를 마스크로 이용한 식각공정으로 상기 제 1 절연막(35)을 제거한다.
이어, 도 2d에 도시한 바와같이 상기 제 1 포토마스크(37)를 제거한 후, N채널 및 P채널 트랜지스터의 게이트전극(34b,34c)양측에 형성된 사이드월 스페이서(36a)와, 상기 셀 트랜지스터영역의 제 2 절연막(36)을 제거한다.
도 2e에 도시한 바와같이 상기 반도체기판(31) 및 N형 웰(31-1)전면에 포토레지스트를 도포한 후 패터닝하여 상기 P채널 트랜지스터영역만 마스킹되는 제 2 포토마스크(38)를 형성한다.
이어, 아세닉(As)이온과 인(P)이온을 동시에 주입하여 셀 트랜지스터의 LDD영역(39) 및 N채널 트랜지스터의 LDD영역(40)을 형성한다.
이때 상기 셀 트랜지스터영역은 기판(31)상에 제 1 절연막(35)이 형성되어 있으므로 LDD영역(38)이 기판(31)의 표면내에 고루게 형성된다.
하지만, 상기 N채널 트랜지스터영역은 상기 N채널 트랜지스터의 게이트전극(34b)양측의 기판에는 약간의 제 1 절연막(35)이 존재하게 되므로 상기 제 1 절연막(35)이 이온주입시 버퍼역할을 하게 된다.
따라서 제 1 절연막(35)이 존재하지 않는 부분의 기판(31)에 비해 이온이 더 얕게 주입된다.
그리고 상기 N채널 트랜지스터영역에는 LDD영역(40)과 소오스 및 드레인영역(40a)이 동시에 형성된다.
이어서, 도 1f에 도시한 바와같이 상기 제 2 포토마스크(38)를 제거한 후, 다시 포토레지스트를 도포한다.
상기 포토레지스트를 패터닝하여 상기 P채널 트랜지스터영역만 노출되도록 제 3 포토마스크(41)를 형성한다.
이후, 상기 제 3 포토마스크(41)를 이용하여 상기 P채널 트랜지스터영역에 LDD영역 및 소오스/드레인영역을 형성하기 위한 불순물 이온을 주입한다.
이때 주입되는 불순물은 BF2이다.
따라서, 상기 P채널 트랜지스터영역에도 한 번의 이온주입에 의해 LDD영역(42)과, 소오스 및 드레인영역(42a)이 형성된다.
이상 상술한 바와같이 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.
첫째, 사이드월 스페이서를 형성하기 위한 절연막의 두께를 조절하여 셀 트랜지스터영역과 N채널 트랜지스터영역에 아세닉이온과 인이온을 동시에 주입하더라도 상기 절연막에 의한 RP로 인하여 상기 셀 트랜지스터 및 N채널 트랜지스터의 LDD영역에는 인(P)이온만이 주입되고, 상기 N채널 트랜지스터의 소오스 및 드레인영역에는 아세닉과 인이 동시에 주입되어 소오스 및 드레인영역이 매우 깊게 형성되므로 접합 누설전류가 발생하는 것을 막을 수 있다.
둘째, 유효 게이트길이가 증가하게 되므로 숏채널 효과를 방지할 수 있다.
셋째, LDD영역과 소오스 및 드레인영역을 한 번의 이온주입으로 형성함으로 공정을 간략화시킨다.
Claims (5)
- 셀 트랜지스터영역, N채널 및 P채널 트랜지스터영역으로 구분된 반도체기판상에 게이트전극들을 형성하는 공정과,상기 각 게이트전극들을 포함한 전면에 제 1, 제 2 절연막을 증착한 후, 상기 N채널 및 P채널 트랜지스터영역의 제 2 절연막을 에치백하여 사이드월 스페이서를 형성하는 공정,상기 사이드월 스페이서를 마스크로하여 N채널 및 P채널 트랜지스터영역의 제 1 절연막을 제거한 후, 상기 사이드월 스페이서를 제거하는 공정,상기 셀 트랜지스터 및 N채널 트랜지스터영역에 아세닉이온과 인 이온을 동시에 주입하여 셀 트랜지스터의 LDD영역과, N채널 트랜지스터의 LDD영역 및 소오스/드레인영역을 형성하는 공정,상기 P채널 트랜지스터영역에 P도전형의 이온을 주입하여 LDD영역 및 소오스/드레인영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 N채널영역의 LDD영역과 셀 트랜지스터의 LDD영역에는 인(P)이온이 주입되고, 상기의 소오스 및 드레인영역에는 아세닉과 인이온이 주입되는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 셀 트랜지스터 및 N채널 트랜지스터영역의 기판은 P형 반도체기판이고, 상기 P채널 트랜지스터영역의 기판은 상기 P형 반도체기판에 N형 웰이 형성된 기판인 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 1 절연막은 실리콘질화막이고, 상기 제 2 절연막은 제 1 절연막과의 식각선택비가 큰 실리콘산화막인 것을 특징으로 하는 반도체소자 제조방법.
- 제 2 항에 있어서,상기 셀 트랜지스터 및 N채널 트랜지스터영역의 LDD영역은 상기 제 1 절연막의 두께를 조절함으로써 인(P)이온만이 주입되는 것을 특징으로 하는 반도체소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066253A KR100268928B1 (ko) | 1997-12-05 | 1997-12-05 | 반도체소자제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970066253A KR100268928B1 (ko) | 1997-12-05 | 1997-12-05 | 반도체소자제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990047738A true KR19990047738A (ko) | 1999-07-05 |
| KR100268928B1 KR100268928B1 (ko) | 2000-10-16 |
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ID=19526539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970066253A KR100268928B1 (ko) | 1997-12-05 | 1997-12-05 | 반도체소자제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100268928B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791691B1 (ko) * | 2006-10-19 | 2008-01-03 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 구조 및 그 제조 방법 |
-
1997
- 1997-12-05 KR KR1019970066253A patent/KR100268928B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791691B1 (ko) * | 2006-10-19 | 2008-01-03 | 동부일렉트로닉스 주식회사 | 모스 트랜지스터 구조 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100268928B1 (ko) | 2000-10-16 |
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