KR100302648B1 - 반도체장치및그제조방법 - Google Patents

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Abstract

코스트의 증대나 소비전력의 증대 등이 생기지 않고, 저전압에서의 동작여유를 크게 하고 또한 메모리에 있어서는 데이터유지특성을 향상시킨다.
P-확산층(27)과 N+확산층(34) 및 N 확산층(37)과 P+확산층(36) 및 N 확산층(37)의 각각을 형성하기 위한 레지스트를 마스크로 하여 임계치전압조정용의 불순물도 이온주입한다. 그러므로, 이들 이외의 추가의 레지스트를 사용하지 않고, 임계치전압이 서로 다른 제1∼제3의 N 채널트랜지스터(41)∼(43)와 제1 및 제2의 P 채널트랜지스터(44), (45)를 가진 반도체장치를 제조할 수 있다.

Description

반도체장치 및 그 제조방법
제1도는 본원의 발명의 제1 실시예의 최초의 제조공정을 나타낸 측단면도.
제2도는 제1도에 이어지는 제조공정을 나타낸 측단면도.
제3도는 제2도에 이어지는 제조공정을 나타낸 측단면도.
제4도는 제3도에 이어지는 제조공정을 나타낸 측단면도.
제5도는 제4도에 이어지는 제조공정을 나타낸 측단면도.
제6도는 제5도에 이어지는 제조공정을 나타낸 측단면도.
제7도는 제6도에 이어지는 제조공정을 나타낸 측단면도.
제8도는 제7도에 이어지는 제조공정을 나타낸 측단면도.
제9도는 본원의 발명의 제2 실시예의 전반의 제조공정을 순차로 나타낸 측단면도.
제10도는 제2 실시예의 후반의 제조공정을 순차로 나타낸 측단면도.
제11도는 본원의 발명의 제3 실시예의 최초의 제조공정을 나타낸 측단면도.
제12도는 제11도에 이어지는 제조공정을 나타낸 측단면도.
제13도는 제12도에 이어지는 제조공정을 나타낸 측단면도.
제14도는 제13도에 이어지는 제조공정을 나타낸 측단면도.
제15도는 제14도에 이어지는 제조공정을 나타낸 측단면도.
제16도는 제15도에 이어지는 제조공정을 나타낸 측단면도.
제17도는 제16도에 이어지는 제조공정을 나타낸 측단면도.
제18도는 제17도에 이어지는 제조공정을 나타낸 측단면도.
제19도는 본원의 발명의 제4 실시예의 최초의 제조공정을 나타낸 측단면도.
제20도는 제19도에 이어지는 제조공정을 나타낸 측단면도.
제21도는 제20도에 이어지는 제조공정을 나타낸 측단면도.
제22도는 제21도에 이어지는 제조공정을 나타낸 측단면도.
제23도는 제22도에 이어지는 제조공정을 나타낸 측단면도.
제24도는 제23도에 이어지는 제조공정을 나타낸 측단면도.
제25도는 제24도에 이어지는 제조공정을 나타낸 측단면도.
제26도는 제25도에 이어지는 제조공정을 나타낸 측단면도.
* 도면의 주요부분에 대한 부호의 설명
23 : 텅스텐폴리사이드막 24 : 레지스트
25 : N-확산층 26 : 레지스트
27 : P-확산층 31 : SiO2막
33 : 레지스트 33a : 개구
34 : N+확산층 35 : 레지스트
35a : 개구 36 : P+확산층
37 : N 확산층 41,42,43 : N 채널트랜지스터
44,45 : P 채널트랜지스터 53 : N-확산층
본원의 발명은 임계치전압이 서로 다른 복수 종류의 트랜지스터를 가지는 반도체장치 및 그 제조방법에 관한 것이다.
현재에 있어서, 통상의 트랜지스터의 임계치전압은 0.5∼0.6V에 설정되어 있으나, 전원전압의 저전압화가 진행되고, 또 고속동작이 요구되어 오면, 임계치전압을 낮게 할 필요가 있다. 그러나, 모든 트랜지스터의 임계치전압을 균일하게 낮게 하면, 트랜지스터의 서브스레숄드전류나 회로의 대기(待機)전류가 증가하고, 동작전류도 증가하여, 소비 전력의 증대 등의 문제가 생긴다.
그래서, 트랜지스터의 임계치전압을 낮게 해도 회로의 대기전류가 증가하지 않는 CMOS 아날로그스위치나 발진회로나 DRAM 및 SRAM의 센스앰프 등의 트랜지스터만에 대하여 임계치전압을 낮게 하여, 저전압에서의 동작을 가능하게 하는 것이 고려되고 있다. 한편, DRAM의 메모리 셀을 구성하고 있는 액세스트랜지스터에 대하여는, 임계치전압을 낮게 하면 서브스레숄드전류가 많아져서 데이터유지 특성이 열화되므로, 임계치전압은 오히려 높게 설정하는 편이 좋다.
그러므로, 종래는 임계치전압을 낮게 하려는 트랜지스터상에만 개구를 가진 레지스트나, 임계치전압을 놓게 하려는 트랜지스터상에만 개구를 가진 레지스트를 추가적으로 패터닝하고, 이들의 레지스트를 마스크로 하여, 이들의 트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하는 이온주입을 행하고 있었다.
그러나, 전술한 종래의 방법에서는, 임계치전압을 조정하기 위하여 추가의 레지스트를 사용하고 있으므로, 그 만큼 공정이 증가되어 있고 반도체장치의 코스트가 증대되어 있었다.
청구항 1의 반도체장치의 제조방법은, 제1 도전형 트랜지스터(42), (43)의 제1 도전형 확산층(34), (37)을 형성하기 위한 제1의 마스크층(33)을 마스크로 하는 동시에 이 제1 도전형 트랜지스터(42), (43)의 게이트전극(23)을 통하여, 이 제1 도전형 트랜지스터(42), (43)의 채널부에 불순물을 도입하는 공정과, 제2 도전형 트랜지스터(44), (45)의 제2 도전형 확산층(36)을 형성하기 위한 제2의 마스크층(35)을 마스크로 하는 동시에 이 제2 도전형 트랜지스터(44), (45)의 게이트전극(23)을 통하여, 이 제2 도전형 트랜지스터(44), (45)의 채널부에 불순물을 도입하는 공정을 가지고 있으며, 상기 제1 및 제2의 마스크층(33), (35)의 개구(33a), (35a)끼리가 상기 제1 또는 제2 도전형 트랜지스터(42)∼(45)의 상기 게이트전극(23)을 포함하여 일부에서 중첩되어 있는 것을 특징으로 하고 있다.
청구항 2의 반도체장치의 제조방법은, 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43)의 게이트전극(23)과 제1 및 제2의 제2 도전형 트랜지스터(44), (45)를 덮는 제1의 마스크층(24)을 마스크로 하여, 상기 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43)에 상대적으로 저농도의 제1 도전형 확산층(25)을 형성하는 공정과, 상기 제1의 제2 도전형 트랜지스터(44)의 게이트전극(23)과 상기 제1,제2 및 제3의 제1 도전형 트랜지스터(41)∼(43) 및 상기 제2의 제2 도전형 트랜지스터(45)를 덮는 제2의 마스크층(26)을 마스크로 하여, 상기 제1의 제2 도전형 트랜지스터(44)에 상대적으로 저농도의 제2 도전형 확산층(27)을 형성하는 공정과, 상기 제2의 마스크층(26)을 마스크로 하는 동시에 상기 제1의 제2 도전형 트랜지스터(44)의 게이트전극(23)을 통하여, 이 제1의 제2 도전형 트랜지스터(44)의 채널부에 불순물을 도입하는 공정과, 상기 제1 및 제2의 마스크층(24), (26)을 사용한 상기 공정의 후에, 상기 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43) 및 상기 제1 및 제2의 제2 도전형 트랜지스터(44), (45)의 게이트전극(23)에 측벽(31)을 형성하는 공정과, 상기 제2 및 제3의 제1 도전형 트랜지스터(42), (43)의 게이트전극(23) 및 측벽(31)과 상기 제1의 제1 도전형 트랜지스터(41) 및 상기 제1 및 제2의 제2 도전형 트랜지스터(44), (45)를 덮는 제3의 마스크층(33)을 마스크로 하여, 상기 제2 및 제3의 제1 도전형 트랜지스터(42), (43)에 상대적으로 고농도의 제1 도전형 확산층(34)을 형성하는 공정과, 상기 제3의 마스크층(23)을 마스크로 하는 동시에 상기 제2 및 제3의 제1 도전형 트랜지스터(42), (43)의 게이트전극(23)을 통하여, 이들 제2 및 제3의 제1 도전형 트랜지스터(42), (43)의 채널부에 불순물을 도입하는 공정과, 상기 제3의 제1 도전형 트랜지스터(43)의 게이트전극(23) 및 측벽(31)과 상기 제1 및 제2의 제2 도전형 트랜지스터(44), (45)의 게이트전극(23) 및 측벽(31)과 상기 제1 및 제2의 제1 도전형 트랜지스터(41), (42)를 덮는 제4의 마스크층(35)을 마스크로 하여, 상기 제3의 제1 도전형 트랜지스터(43)에 상대적으로 중농도의 제1 도전형 확산층(37)을 형성하는 동시에, 상기 제1 및 제2의 제2 도전형 트랜지스터(44), (45)에 상대적으로 고농도의 제2 도전형 확산층(36)을 형성하는 공정과, 상기 제4의 마스크층(35)을 마스크로 하는 동시에 상기 제3의 제1 도전형 트랜지스터(43)의 게이트전극(23) 및 상기 제1 및 제2의 제2 도전형 트랜지스터(44), (45)의 게이트전극(23)을 통하여, 상기 제3의 제1 도전형 트랜지스터(43) 및 상기 제1 및 제2의 제2 도전형 트랜지스터(44), (45)의 채널부에 불순물을 도입하는 공정을 가지는 것을 특징으로 하고 있다.
청구항 3의 반도체장치의 제조방법은, 제1 및 제2의 제1 도전형 트랜지스터(43), (42)의 게이트전극(23)과 제2 도전형 트랜지스터(44)를 덮는 제1의 마스크층(24)을 마스크로 하여, 상기 제1 및 제2의 제1 도전형 트랜지스터(43), (42)에 상대적으로 저농도의 제1 도전형 확산층(25)을 형성하는 공정과, 상기 제2 도전형 트랜지스터(44)의 게이트전극(23)과 상기 제1 및 제2의 제1 도전형 트랜지스터(43), (42)를 덮는 제2의 마스크층(26)을 마스크로 하여, 상기 제2 도전형 트랜지스터(44)에 상대적으로 저농도의 제2 도전형 확산층(27)을 형성하는 공정과, 상기 제1 및 제2의 마스크층(24), (26)을 사용한 상기 공정의 후에, 상기 제1 및 제2의 제1 도전형 트랜지스터(43), (42) 및 상기 제2 도전형 트랜지스터(44)의 게이트전극(23)에 측벽(31)을 형성하는 공정과, 상기 제2의 제1 도전형 트랜지스터(42)의 게이트전극(23) 및 측벽(31)과 상기 제1의 제1 도전형 트랜지스터(43) 및 상기 제2 도전형 트랜지스터(44)를 덮는 제3의 마스크층(33)을 마스크로 하여, 상기 제2의 제1 도전형 트랜지스터(42)에 상대적으로 고농도의 제1 도전형 확산층(34)을 형성하는 공정과, 상기 제3의 마스크층(33)을 마스크로 하는 동시에 상기 제2의 제1 도전형 트랜지스터(42)의 게이트전극(23)을 통하여, 이 제2의 제1 도전형 트랜지스터(42)의 채널부에 불순물을 도입하는 공정과, 상기 제2 도전형 트랜지스터(44)의 게이트전극(23) 및 측벽(31)과 상기 제1 및 제2의 제1 도전형 트랜지스터(43), (42)를 덮는 제4의 마스크층(35)을 마스크로 하여, 상기 제2 도전형 트랜지스터(44)에 상대적으로 고농도의 제2 도전형 확산층(36)을 형성하는 공정을 가지는 것을 특징으로 하고 있다.
청구항 4의 반도체장치의 제조방법은, 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43)의 게이트전극(23)과 제2 도전형 트랜지스터(44)를 덮는 제1의 마스크층(24)을 마스크로 하여, 상기 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43)에 상대적으로 저농도의 제1 도전형 확산층(25)을 형성하는 공정과, 상기 제2 도전형 트랜지스터(44)의 게이트전극(23)과 상기 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43)를 덮는 제2의 마스크층(26)을 마스크로 하여, 상기 제2 도전형 트랜지스터(44)에 상대적으로 저농도의 제2 도전형 확산층(27)을 형성하는 공정과, 상기 제1 및 제2의 마스크층(24), (26)을 사용한 상기 공정의 후에, 상기 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43) 및 상기 제2 도전형 트랜지스터(44)의 게이트전극(23)에 측벽(31)을 형성하는 공정과, 상기 제2 및 제3의 제1 도전형 트랜지스터(42), (43)의 게이트전극(23) 및 측벽(31)과 상기 제1의 제1 도전형 트랜지스터(41) 및 상기 제2 도전형 트랜지스터(44)를 덮는 제3의 마스크층(33)을 마스크로 하여, 상기 제2 및 제3의 제1 도전형 트랜지스터(42), (43)에 상대적으로 고농도의 제1 도전형 확산층(34)을 형성하는 공정과, 상기 제3의 마스크층(33)을 마스크로 하는 동시에 상기 제2 및 제3의 제1 도전형 트랜지스터(42), (43)의 게이트전극(23)을 통하여, 이들 제2 및 제3의 제1 도전형 트랜지스터(42), (43)의 채널부에 불순물을 도입하는 공정과, 상기 제3의 제1 도전형 트랜지스터(42)의 게이트전극(23) 및 측벽(31)과 상기 제2 도전형 트랜지스터(44)의 게이트전극(23) 및 측벽(31)과 상기 제1 및 제2의 제1 도전형 트랜지스터(41), (42)를 덮는 제4의 마스크층(35)을 마스크로 하여, 상기 제3의 제1 도전형 트랜지스터(43)에 상대적으로 중농도의 제1 도전형 확산층(37)을 형성하는 동시에, 상기 제2 도전형 트랜지스터(44)에 상대적으로 고농도의 제2 도전형 확산층(36)을 형성하는 공정과, 상기 제4의 마스크층(35)을 마스크로 하는 동시에 상기 제3의 제1 도전형 트랜지스터(43)의 게이트전극(23) 및 상기 제2 도전형 트랜지스터(44)의 게이트전극(23)을 통하여, 상기 제3의 제1 도전형 트랜지스터(43) 및 상기 제2 도전형 트랜지스터(44)의 채널부에 불순물을 도입하는 공정을 가지는 것을 특징으로 하고 있다.
청구항 5의 반도체장치의 제조방법은, 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43)의 게이트전극(23)과 제2 도전형 트랜지스터(45)를 덮는 제1의 마스크층(24)을 마스크로 하여, 상기 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43)에 제1의 상대적으로 저농도의 제1 도전형 확산층(25)을 형성하는 공정과, 상기 제1 및 제2의 제1 도전형 트랜지스터(41),(42)를 덮는 제2의 마스크층(26)을 마스크로 하는 동시에 상기 제3의 제1 도전형 트랜지스터(43)의 게이트전극(23) 및 상기 제2 도전형 트랜지스터(45)의 게이트전극(23)을 통하여, 상기 제3의 제1 도전형 트랜지스터(43) 및 상기 제2 도전형 트랜지스터(45)의 채널부에 불순물을 도입하는 공정과, 상기 제3의 제1 도전형 트랜지스터(45)의 게이트전극(23) 및 상기 제2 도전형 트랜지스터(45)의 게이트전극(23)과 상기 제2의 마스크층(26)을 마스크로 하여, 상기 제3의 제1 도전형 트랜지스터(43) 및 상기 제2 도전형 트랜지스터(45)중에서 또한 상기 제1의 상대적으로 저농도의 제1 도전형 확산층(25)보다 채널부측의 영역에 제2의 상대적으로 저농도의 제1 도전형 확산층(53)을 형성하는 공정과, 상기 제1 및 제2의 마스크층(24),(26)을 사용한 상기 공정의 후에, 상기 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43) 및 상기 제2 도전형 트랜지스터(45)의 게이트전극(23)에 측벽(31)을 형성하는 공정과, 상기 제2 및 제3의 제1 도전형 트랜지스터(42),(43)의 게이트전극(23) 및 측벽(31)과 상기 제1의 제1 도전형 트랜지스터(41) 및 상기 제2 도전형 트랜지스터(45)를 덮는 제3의 마스크층(32)을 마스크로 하여, 상기 제2 및 제3의 제1 도전형 트랜지스터(42),(43)에 상대적으로 고농도의 제1 도전형 확산층(34)을 형성하는 공정과, 상기 제3의 마스크층(33)을 마스크로 하는 동시에 상기 제2 및 제3의 제1 도전형 트랜지스터(42),(43)의 게이트전극(23)을 통하여, 이들 제2 및 제3의 제1 도전형 트랜지스터(42),(43)의 채널부에 불순물을 도입하는 공정과, 상기 제2 도전형 트랜지스터(45)의 게이트전극(23) 및 측벽(31)과 상기 제1, 제2 및 제3의 제1 도전형 트랜지스터(41)∼(43)를 덮는 제4의 마스크층(35)을 마스크로 하여, 상기 제2 도전형 트랜지스터(45)에 제2 도전형 확산층(36)을 형성하는 공정을 가지는 것을 특징으로 하고 있다.
청구항 6의 반도체장치는, 임계치전압이 서로 다른 제1∼제5의 트랜지스터(41)∼(45)를 가지는 반도체장치에 있어서, 상기 제1의 트랜지스터(41)의 확산층은 상대적으로 저농도의 제1 도전형 확산층(25)만으로 이루어져 있고, 상기 제2의 트랜지스터(42)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제1 도전형 확산층(25)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제1 도전형 확산층(25)에 접하고 있는 상대적으로 고농도의 제1 도전형 확산층(34)으로 이루어져 있고, 상기 제3의 트랜지스터(43)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제1 도전형 확산층(25)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제1 도전형 확산층(25)에 접하고 있는 상대적으로 중농도의 제1 도전형 확산층(37)으로 이루어져 있고, 상기 제4의 트랜지스터(44)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제2 도전형 확산층(27)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제2 도전형 확산층(27)에 접하고 있는 상대적으로 고농도의 제2 도전형 확산층(36)으로 이루어져 있고, 상기 제5의 트랜지스터(45)의 확산층은 상대적으로 고농도의 제2 도전형 확산층(36) 만으로 이루어져 있는 것을 특징으로 하고 있다.
청구항 7의 반도체장치는, 임계치전압이 서로 다른 제1∼제3의 트랜지스터(43),(42),(44)를 가지는 반도체장치에 있어서, 상기 제1의 트랜지스터(43)의 확산층은 상대적으로 저농도의 제1 도전형 확산층(25)만으로 이루어져 있고, 상기 제2의 트랜지스터(42)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제1 도전형 확산층(25)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제1 도전형 확산층(25)에 접하고 있는 상대적으로 고농도의 제1 도전형 확산층(34)으로 이루어져 있고, 상기 제3의 트랜지스터(44)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제2 도전형 확산층(27)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제2 도전형 확산층(27)에 접하고 있는 상대적으로 고농도의 제2 도전형 확산층(36)으로 이루어져 있는 것을 특징으로 하고 있다.
청구항 8의 반도체장치는, 임계치전압이 서로 다른 제1∼제4의 트랜지스터(41)∼(44)를 가지는 반도체장치에 있어서, 상기 제1의 트랜지스터(41)의 확산층은 상대적으로 저농도의 제1 도전형 확산층(25)만으로 이루어져 있고, 상기 제2의 트랜지스터(42)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제1 도전형 확산층(25)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제1 도전형 확산층(25)에 접하고 있는 상대적으로 고농도의 제1 도전형 확산층(34)으로 이루어져 있고, 상기 제3의 트랜지스터(43)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제1 도전형 확산층(25)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제1 도전형 확산층(25)에 접하고 있는 상대적으로 중농도의 제1 도전형 확산층(37)으로 이루어져 있고, 상기 제4의 트랜지스터(44)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제2 도전형 확산층(27)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제2 도전형 확산층(27)에 접하고 있는 상대적으로 고농도의 제2 도전형 확산층(36)으로 이루어져 있는 것을 특징으로 하고 있다.
청구항 9의 반도체장치는, 임계치전압이 서로 다른 제1∼제4의 트랜지스터(41)∼(43),(45)를 가지는 반도체장치에 있어서, 상기 제1의 트랜지스터(41)의 확산층은 상대적으로 저농도의 제1 도전형 확산층(25)만으로 이루어져 있고, 상기 제2의 트랜지스터(42)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제1 도전형 확산층(25)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제1 도전형 확산층(25)에 접하고 있는 상대적으로 고농도의 제1 도전형 확산층(34)으로 이루어져 있고, 상기 제3의 트랜지스터(43)의 확산층은 상기 제2의 트랜지스터(42)에 있어서의 상기 상대적으로 저농도의 제1 도전형 확산층(25)보다 채널부측으로 확산되어 이 채널부에 접하고 있는 상대적으로 저농도의 제1 도전형 확산층(25),(53)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제1 도전형 확산층(25),(53)에 접하고 있는 상대적으로 고농도의 제1 도전형 확산층(34)으로 이루어져 있고, 상기 제4의 트랜지스터(45)의 확산층은 채널부에 접하고 있는 상대적으로 저농도의 제1 도전형 확산층(53)과, 상기 채널부와는 반대측에서 상기 상대적으로 저농도의 제1 도전형 확산층(53)에 접하고 있는 제2 도전형 확산층(36)으로 이루어져 있는 것을 특징으로 하고 있다.
청구항 1의 반도체장치의 제조방법에서는, 확산층(34),(37),(36)을 형성하기 위한 제1 및 제2의 마스크층(33),(35)의 개구(33a),(35a)끼리가 제1 또는 제2 도전형 트랜지스터(42)∼(45)의 게이트전극(23)을 포함하여 일부에서 중첩하고 있으므로, 제1 및 제2의 마스크층(33),(35)을 마스크로 한 채널부에의 불순물의 도입에 의하여, 확산층(34),(37),(36)을 형성하기 위한 마스크층(33),(35) 이외의 추가의 마스크층을 사용하지 않고, 임계치전압이 서로 다른 최소한 3 종류의 트랜지스터(42)∼(45)를 가지는 반도체장치를 제조할 수 있다.
청구항 2의 반도체장치의 제조방법에서는, 확산층(25),(27),(34),(37),(36)을 형성하기 위한 마스크층(24),(26),(33),(35) 이외의 추가의 마스크층을 사용하지 않고, 임계치전압이 서로 다른 제1∼제3의 제1 도전형 트랜지스터(41)∼(43)와 제1 및 제2의 제2 도전형 트랜지스터(44),(45)를 가지는 반도체장치를 제조할 수 있다.
청구항 3의 반도체장치의 제조방법에서는, 확산층(25),(27),(34),(36)을 형성하기 위한 마스크층(24),(26),(33),(35)이외의 추가의 마스크층을 사용하지 않고, 임계치전압이 서로 다른 제1 및 제2의 제1 도전형 트랜지스터(43),(42)와 제2 도전형 트랜지스터(44)를 가지는 반도체장치를 제조할 수 있다.
청구항 4의 반도체장치의 제조방법에서는, 확산층(25),(27),(34),(37),(36)을 형성하기 위한 마스크층(24),(26),(33),(35) 이외의 추가의 마스크층을 사용하지 않고, 임계치전압이 서로 다른 제1∼제3의 제1 도전형 트랜지스터(41)∼(43)와 제2 도전형 트랜지스터(44)를 가지는 반도체장치를 제조할 수 있다.
청구항 5의 반도체장치의 제조방법에서는, 확산층(25),(34),(53),(36)을 형성하기 위한 마스크층(24),(26),(33),(35) 이외의 추가의 마스크층을 사용하지 않고, 임계치전압이 서로 다른 제1∼제3의 제1 도전형 트랜지스터(41)∼(43)와 제2 도전형 트랜지스터(45)를 가지는 반도체장치를 제조할 수 있다.
청구항 6의 반도체장치는, 확산층(25),(27),(34),(37),(36)의 구조와 임계치전압이 서로 다른 제1∼제3의 제1 도전형 트랜지스터(41)∼(43)와 제1 및 제2의 제2 도전형 트랜지스터(44),(45)를 가지 고 있다.
청구항 7의 반도체장치는, 확산층(25),(27),(34),(36)의 구조와 임계치전압이 서로 다른 제1 및 제2의 제1 도전형 트랜지스터(43),(42)와 제2 도전형 트랜지스터(44)를 가지고 있다.
청구항 8의 반도체장치는, 확산층(25),(27),(34),(37),(36)의 구조와 임계치전압이 서로 다른 제1∼제3의 제1 도전형 트랜지스터(41)∼(43)와 제2 도전형 트랜지스터(44)를 가지고 있다.
청구항 9의 반도체장치는, 확산층(25),(34),(53),(36)의 구조와 임계치전압이 서로 다른 제1∼제3의 제1 도전형 트랜지스터(41)∼(43)와 제2 도전형 트랜지스터(45)를 가지고 있다.
다음에, 본원의 발명의 제1∼제4 실시예에 대하여 제1도∼제26도를 참조하면서 설명한다. 제1도∼제8도가 3 종류의 임계치전압의 N 채널트랜지스터와 2 종류의 임계치전압의 P 채널트랜지스터를 가지는 반도체장치에 적용한 제1 실시예를 나타내고 있다. 이 제1 실시예에서는 제1도에 나타낸 바와 같이, Si기판(11) 등의 반도체기판의 표면에 LOCOS 법 등으로 SiO2막(12)을 선택적으로 형성하여 소자분리 영역을 구획하고, SiO2막(12)에 에워싸여 있는 소자활성영역의 표면에 희생산화막으로서의 SiO2막(13)을 수십 nm 의 막두께로 성장시킨다.
그 후, P 채널 트랜지스터영역(14)을 피복하여 N 채널트랜지스터영역(15)상에 개구(16a)를 가진 레지스트(16)를 패터닝한다. 그리고, 이 레지스트(16)를 마스크로 하여, 깊이가 수 ㎛의 P 웰(17)(제3도)을 형성하기 위한 B+와, 소자분리영역에서는 SiO2막(12)의 바로 아래에 위치하는 N 채널스토퍼(도시하지 않음)를 형성하기 위한 B+를 순차로 이온주입한다.
또한, 레지스트(16)를 마스크로 하여, N 채널트랜지스터의 채널부보다 깊은 위치에서 소스/드레인 간의 펀치스루를 방지하기 위한 B+와, N 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하여 임계치전압을 표준보다 높은 0.7∼0.8V로 하기 위한 B+를 순차로 이온주입한다. 단, 소스/드레인 간의 펀치스루를 방지하기 위한 B+의 이온주입은 반드시 필요한 것은 아니다.
다음에, 제2도에 나타낸 바와 같이, 레지스트(16)를 제거한 후, 이번에는 N 채널트랜지스터영역(15)을 덮어서 P 채널트랜지스터영역(14)상에 개구(21a)를 가진 레지스트(21)를 패터닝한다. 그리고, 이 레지스트(21)를 마스크로 하여, 깊이가 수 ㎛의 N 웰(도시하지 않음)을 형성하기 위한 P+와, 소자분리영역에서는 SiO2막(12)의 바로 아래에 위치하는 P 채널스토퍼(도시하지 않음)를 형성하기 위한 P+를 순차로 이온주입한다.
또한, 레지스트(21)를 마스크로 하여, P 채널트랜지스터의 채널부보다 깊은 위치에서 소스/드레인 간의 펀지스루를 방지하기 위한 As+와, 임계치전압을 표준보다 낮은 값으로 하려는 P 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하기 위한 B+를 순차로 이온주입한다. 단, Si 기판(11)이 N 형이면, N 웰을 형성하기 위한 P+의 이온주입은 반드시 필요한 것은 아니다.
다음에, 제3도에 나타낸 바와 같이, 레지스트(21)와 SiO2막(13)을 제거한 후, 게이트산화막으로서의 SiO2막(22)을 소자활성영역의 표면에 성장시킨다. 그리고, 텅스텐폴리사이드막(23) 등으로 게이트전극을 형성하고, P 채널트랜지스터영역(14)을 덮어서 N 채널트랜지스터영역(15)상에 개구(24a)를 가진 레지스트(24)를 패터닝한다. 그 후, 레지스트(24), 텅스텐폴리사이드막(23) 및 SiO2막(12)을 마스크로 하여, N-확산층(25)(제5도)을 형성하기 위한 As+또는 P+를 수십 keV의 에너지로 1013∼1014cm-2의 도즈량으로 이온주입한다.
다음에, 제4도에 나타낸 바와 같이, 레지스트(24)를 제거한 후, P 채널트랜지스터영역(14)중에서 LDD 구조로 해야 할 트랜지스터영역상만에 개구(26a)를 가진 레지스트(26)를 패터닝한다. 그리고, 레지스트(26), 텅스텐폴리사이드막(27) 및 SiO2막(12)을 마스크로 하여, P-확산층(27)(제5도)을 형성하기 위한 BF2 +를 이온주입한다.
또한, 레지스트(26)를 마스크로 하는 동시에 텅스텐폴리사이드막(23)을 통하여, 임계치전압을 표준의 값으로 하려는 P 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하기 위한 P+를 이온주입한다. 또, 레지스트(26), 텅스텐폴리사이드막(23) 및 SiO2막(12)을 마스크로 하여, N 포킷층(도시하지 않음)을 형성하기 위한 P+를 이온주입한다. 이 포킷층은 소스/드레인과의 접합장벽을 높여서 단채널효과를 억제하기 위한 것이다.
그리고, 텅스텐폴리사이드막(23)의 막두께가 프로세스의 변동에 의해 불균일하게 되면, 채널부의 표면에 있어서의 불순물농도도 변동되어, 임계치전압이 원하는 값으로부터 변동되는 것을 생각할 수 있다. 이 대책으로서는, 텅스텐폴리사이드막(23)을 통한 이온주입시의 에너지를, 예를 들면 10keV 씩 변화시키면서, 예를 들면 3 회로 나누어 이온주입하면, 투영비정(投影飛程)이 넓게 분포하므로 유효하다.
다음에, 제5도에 나타낸 바와 같이, 레지스트(26)를 제거한 후, SiO2막(31)을 수십∼수백 nm의 막두께로 CVD 법으로 퇴적시키고, SiO2막(31)의 전체면을 이방성(異方性)에칭하여, 이 SiO2막(31)으로 이루어지는 측벽을 텅스텐폴리사이드막(23)에 형성한다. 그리고, SiO2막(31)에 대한 오버에칭에 의해 SiO2막(23)이 제거되어 노출된 Si 기판(11)의 표면에 다시 희생산화막으로서의 SiO2막(32)을 성장시킨다.
또, SiO2막(31)에 대한 오버에칭에 의해 Si 기판(11)의 표면도 어느 정도는 에칭되고, 그대로는 제3도의 공정에서 이온주입한 As+또는 P+의 농도에 불균일이 생긴다. 그래서, 이 불균일을 보상하기 위하여 P+를 전체면에 이온주입한다.
다음에, 제6도에 나타낸 바와 같이, N 채널트랜지스터영역(15)중에서 LDD 구조로 해야 할 트랜지스터영역상만에 개구(33a)를 가진 레지스트(33)를 패터닝한다. 그리고, 레지스트(33), 텅스텐폴리사이드막(23) 및 SiO2막(31), (12)을 마스크로 하여, N+확산층(34)(제8도)을 형성하기 위한 As+를 수십 keV의 에너지로 1015∼1016cm-2의 도즈량으로 이온주입한다.
또한, 레지스트(33)를 마스크로 하는 동시에 텅스텐폴리사이드막(23)을 통하여, N 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하여 임계치전압을 표준의 0.5∼0.6 V로 하기 위한 P+를 수십∼백수십 keV의 에너지로 1012∼1013cm-2의 도즈량으로 이온주입한다.
다음에, 제7도에 나타낸 바와 같이, 레지스트(33)를 제거한 후, P 채널트랜지스터영역(14)의 전체와 N 채널트랜지스터영역(15)중에서 임계치전압을 표준보다 낮은 값으로 하려는 트랜지스터영역상만에 개구(35a)를 가진 레지스트(35)를 패터닝한다. 그리고, 레지스트(35), 텅스텐폴리사이드막(23) 및 SiO2막(31), (12)을 마스크로 하여, P+확산층(36)(제8도)을 형성하기 위한 BF2 +을 수십 keV의 에너지로 1015∼5×1016cm-2의 도즈량으로 이온주입한다.
또한, 레지스트(35)를 마스크로 하는 동시에 텅스텐폴리사이드막(23)을 통하여, 트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하기 위한 P+를 수십∼백수십 keV의 에너지로 1012∼1013cm-2의 도즈량으로 이온주입한다.
그리고, N 채널트랜지스터 영역(15)중에서 임계치전압을 표준보다 낮은 값으로 하려는 트랜지스터영역에서는, 제6도의 공정에서 이온주입한 As+가 이 제7도의 공정에서 이온주입한 BF2 +로 보상되어서, N 확산층(37)(제8도)이 형성된다.
이상의 결과, 제8도에 나타낸 바와 같이, 임계치전압이 표준보다 높은 0.7∼0.8V인 비(非) LDD 구조의 N 채널트랜지스터(41)와, 임계치전압이 표준의 0.5∼0.6 V인 LDD구조의 N 채널트랜지스터(42)와, 임계치전압이 표준보다 낮은 0.2∼0.3V인 LDD 구조의 N 채널트랜지스터(43)와, 임계치전압이 표준의 -0.6∼-0.7 V인 LDD구조의 P 채널트랜지스터(44)와, 임계치전압이 표준보다 낮은 -0.2∼-0.3V인 비 LDD 구조의 P 채널트랜지스터(45)가 형성된다.
즉, 이 제1 실시예에서는, 3종류의 임계치전압의 N 채널트랜지스터(41)∼(43)와, 2 종류의 임계치전압의 P 채널트랜지스터(44), (45)가 형성된다. 그 후, 도시하지는 않으나, 층간절연막, 콘택트공, 배선 및 표면보호막 등을 형성하여, 이 제1 실시예를 완성시킨다.
제9도, 제10도가 2 종류의 임계치전압의 N 채널트랜지스터와 1 종류의 임계치전압의 P 채널트랜지스터를 가지는 반도체장치에 적용한 제2 실시예를 나타내고 있다. 이 제2 실시예에서도 제9(a)도에 나타낸 바와 같이, 레지스트(16)를 마스크로 하여, N 채널트랜지스터의 채널부보다 깊은 위치에서 소스/드레인 간의 펀치스루를 방지하기 위한 B+를 이온주입하기까지는, 전술한 제1 실시예와 실질적으로 동일한 공정을 실행한다.
그러나, 이 제2 실시예에서는, 그 후 다시 레지스트(16)를 마스크로 하여, N 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하여 임계치전압을 표준보다 낮은 0.2∼0.3 V로 하기 위한 B+를 이온주입한다.
다음에, 제9(b)도에 나타낸 바와 같이, 레지스트(16)를 제거한 후, 이번에는 N 채널트랜지스터영역(15)을 덮어서 P 채널트랜지스터영역(14)상에 개구(21a)를 가진 레지스트(21)를 패터닝한다. 그리고, 이 레지스트(21)를 마스크로 하여, 깊이가 수 ㎛의 N 웰(도시하지 않음)을 형성하기 위한 P+와, 소자분리영역에서는 SiO2막(12)의 바로 아래에 위치하는 P 채널스토퍼(도시하지 않음)를 형성하기 위한 P+를 순차로 이온주입한다.
또한, 레지스트(21)를 마스크로 하여, P 채널트랜지스터의 채널부보다 깊은 위치에서 소스/드레인 간의 펀지스루를 방지하기 위한 As+와, P 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하여 임계치전압을 표준의 -0.6∼-0.7V로 하기 위한 B+를 순차로 이온주입한다. 단, Si 기판(11)이 N 형이면, N 웰을 형성하기 위한 P+의 이온주입은 반드시 필요한 것은 아니다.
다음에, 제9(c)도에 나타낸 바와 같이, 레지스트(21)와 SiO2막(13)을 제거한 후, 게이트산화막으로서의 SiO2막(22)을 소자활성 영역의 표면에 성장시킨다. 그리고, 텅스텐폴리사이드막(23) 등으로 게이트전극을 형성하고, P 채널트랜지스터영역(14)을 덮어서 N 채널트랜지스터영역(15)상에 개구(24a)를 가진 레지스트(24)를 패터닝한다. 그 후, 레지스트(24), 텅스텐폴리사이드막(23) 및 SiO2막(12)을 마스크로 하여, N-확산층(25)(제10(a)도)을 형성하기 위한 As+를 수십 keV의 에너지로 1013∼1014cm-2의 도즈량으로 이온주입한다.
다음에, 제9(d)도에 나타낸 바와 같이, 레지스트(24)를 제거한 후, N 채널트랜지스터영역(15)을 덮어서 P 채널트랜지스터영역(14)상에 개구(26a)을 가진 레지스트(26)를 패터닝한다. 그리고, 레지스트(26), 텅스텐폴리사이드막(23) 및 SiO2막(12)을 마스크로 하여, P-확산층(27)(제10(a)도)을 형성하기 위한 BF2 +와, N 포킷층(도시하지 않음)을 형성하기 위한 P+를 순차로 이온주입한다.
다음에, 제10(a)도에 나타낸 바와 같이, 레지스트(26)를 제거한 후, SiO2막(31)을 수십∼수백 nm의 막두께로 CVD 법으로 퇴적시키고, SiO2막(31)의 전체면을 이방성에칭하여, 이 SiO2막(31)으로 이루어지는 측벽을 텅스텐폴리사이드막(23)에 형성한다. 그리고, SiO2막(31)에 대한 오버에칭에 의해 SiO2막(22)이 제거되어 노출된 Si 기판(11)의 표면에, 다시 희생산화막으로서의 SiO2막(32)을 성장시킨다.
또, SiO2막(31))에 대한 오버에칭에 의해 Si 기판(11)의 표면도 어느 정도는 에칭되고, 그대로는 제9(c)도의 공정에서 이온주입한 As+의 농도에 불균일이 생긴다. 그래서, 이 불균일을 보상하기 위하여 P+를 전체면에 이온주입한다.
다음에, 제10(b)도에 나타낸 바와 같이, N 채널트랜지스터영역(15)중에서 LDD 구조로 해야 할 트랜지스터영역상만에 개구(33a)를 가진 레지스트(33)를 패터닝한다. 그리고, 레지스트(33), 텅스텐폴리사이드막(22) 및 SiO2막(31), (32)을 마스크로 하여, N+확산층(34)(제10(d)도)을 형성하기 위한 As+를 수십 keV의 에너지로 1015∼1016cm-2의 도즈량으로 이온주입한다.
또한, 레지스트(33)를 마스크로 하는 동시에 텅스텐폴리사이드막(23)을 통하여, N 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하여 임계치전압을 표준의 0.5∼0.6 V로 하기 위한 B+를 수십∼백수십 keV의 에너지로 1012∼1013cm-2의 도즈량으로 이온주입한다.
다음에, 제10(c)도에 나타낸 바와 같이, 레지스트(33)를 제거한 후, P 채널트랜지스터영역(14)상만에 개구(35a)를 가진 레지스트(35)를 패터닝한다. 그리고, 레지스트(35), 텅스텐폴리사이드막(23) 및 SiO2막(31), (12)을 마스크로 하여, P+확산층(36)(제10(d)도)을 형성하기 위한 BF2 +를 수십 keV의 에너지로 1015∼5×1015cm-2의 도즈량으로 이온주입한다.
이상의 결과, 제10(d)도에 나타낸 바와 같이, 임계치전압이 표준의 0.5∼0.6V인 LDD 구조의 N 채널트랜지스터(42)와, 임계치전압이 표준보다 낮은 0.2∼0.3V인 비 LDD 구조의 N 채널트랜지스터(43)와, 임계치전압이 표준의 -0.6∼-0.7V인 LDD 구조의 P 채널트랜지스터(44)가 형성된다.
즉, 이 제2 실시예에서는, 2 종류의 임계치전압의 N 채널트랜지스터(42), (43)와, 1 종류의 임계치전압의 P 채널트랜지스터(44)가 형성된다. 그 후, 도시하지는 않으나, 층간절연막, 콘택트공, 배선 및 표면보호막 등을 형성하여, 이 제2 실시예를 완성시킨다.
제11도∼제18도가 3 종류의 임계치전압의 N 채널트랜지스터와 1 종류의 임계치전압의 P 채널트랜지스터를 가지는 반도체장치에 적용한 제3 실시예를 나타내고 있다. 이 제3 실시예에서도 제11도에 나타낸 바와 같이, 레지스트(16)를 마스크로 하여, N 채널트랜지스터의 채널부보다 깊은 위치에서 소스/드레인 간의 펀치스루를 방지하기 위한 B+를 이온주입하기까지는, 전술한 제1 및 제2 실시예와 실질적으로 동일한 공정을 실행한다.
그러나, 이 제3 실시예에서는, 그 후 다시 레지스트(16)를 마스크로 하여, N 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하여 임계치전압을 표준보다 높은 0.6∼1.0 V로 하기 위한 B+를 이온주입한다.
다음에, 제12도에 나타낸 바와 같이, 레지스트(16)를 제거한 후, 이번에는 N 채널트랜지스터영역(15)을 덮어서 P 채널트랜지스터영역(14)상에 개구(21a)를 가진 레지스트(21)를 패터닝한다. 그리고, 이 레지스트(21)를 마스크로 하여, 깊이가 수 ㎛의 N 웰(도시하지 않음)을 형성하기 위한 P+와, 소자분리 영역에서는 SiO2막(12)의 바로 아래에 위치하는 P 채널스토퍼(도시하지 않음)를 형성하기 위한 P+를 순차로 이온주입한다.
또한, 레지스트(21)를 마스크로 하여, P 채널트랜지스터의 채널부보다 깊은 위치에서 소스/드레인 간의 펀치스루를 방지하기 위한 As+와, P 채널트랜지스터의 채널부의 표면부에 있어서의 불순물농도를 조정하기 위한 B+를 순차로 이온주입한다. 단, Si 기판(11)이 N 형이면, N 웰을 형성하기 위한 P+의 이온주입은 반드시 필요한 것은 아니다.
다음에, 제13도에 나타낸 바와 같이, 레지스트(21)와 SiO2막(13)을 제거한 후, 게이트산화막으로서의 SiO2막(22)을 소자활성 영역의 표면에 성장시킨다. 그리고, 텅스텐폴리사이드막(23) 등으로 게이트전극을 형성하고, P 채널트랜지스터영역(14)을 덮어서 N 채널트랜지스터영역(15)상에 개구(24a)를 가진 레지스트(24)를 패터닝한다. 그 후, 레지스트(24), 텅스텐폴리사이드막(23) 및 SiO2막(12)을 마스크로 하여, N-확산층(25)(제15도)을 형성하기 위한 As+를 수십 keV의 에너지로 1013∼1014cm-2의 도즈량으로 이온주입한다.
다음에, 제14도에 나타낸 바와 같이, 레지스트(24)를 제거한 후, N 채널트랜지스터영역(15)을 덮어서 P 채널트랜지스터영역(14)상에 개구(26a)를 가진 레지스트(26)를 패터닝한다. 그리고, 레지스트(26), 텅스텐플리사이드막(23) 및 SiO2막(12)을 마스크로 하여, P-확산층(27)(제15도)을 형성하기 위한 BF2 +를 이온주입한다. 또, 레지스트(26), 텅스텐폴리사이드막(23) 및 SiO2막(12)을 마스크로 하여, N 포킷층(도시하지 않음)을 형성하기 위한 P+를 이온주입한다.
다음에, 제15도에 나타낸 바와 같이, 레지스트(26)를 제거한 후, SiO2막(31)을 수십∼수백 nm의 막두께로 CVD 법으로 퇴적시키고, SiO2막(31)의 전체면을 이방성에칭하여, 이 SiO2막(31)으로 이루어지는 측벽을 텅스텐폴리사이드막(23)에 형성한다. 그리고, SiO2막(31)에 대한 오버에칭에 의해 SiO2막(22)이 제거되어 노출된 Si 기판(11)의 표면에, 다시 희생산화막으로서의 SiO2막(32)을 성장시킨다.
또, SiO2막(31)에 대한 오버에칭에 의해 Si 기판(11)의 표면도 어느 정도는 에칭되고, 그대로는 제13도의 공정에서 이온주입한 As+의 농도에 불균일이 생긴다. 그래서, 이 불균일을 보상하기 위하여 P+를 전체면에 이온주입한다.
다음에, 제16도에 나타낸 바와 같이, N 채널트랜지스터영역(15)중에서 LDD 구조로 해야 할 트랜지스터영역 상만에 개구(33a)를 가진 레지스트(33)를 패터닝한다. 그리고, 레지스트(33), 텅스텐폴리사이드막(23) 및 SiO2막(31), (12)을 마스크로 하여, N+확산층(34)(제17도)을 형성하기 위한 As+를 수십 keV의 에너지로 1015∼1016cm-2의 도즈량으로 이온주입한다.
또한, 레지스트(33)를 마스크로 하는 동시에 텅스텐폴리사이드막(23)을 통하여, N 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하여 임계치전압을 표준의 0.5∼0.6 V로 하기 위한 P+를 수십∼백수십 keV의 에너지로 1012∼1013cm-2의 도즈량으로 이온주입한다.
다음에, 제17도에 나타낸 바와 같이, 레지스트(33)를 제거한 후, P 채널트랜지스터영역(14)의 전체와 N 채널트랜지스터영역(15)중에서 임계치전압을 표준보다 낮은 값으로 하려는 트랜지스터영역상만에 개구(35a)를 가진 레지스트(35)를 패터닝한다. 그리고, 레지스트(35), 텅스텐폴리사이드막(23) 및 SiO2막(31), (12)을 마스크로 하여, P+확산층(36)(제18도)을 형성하기 위한 BF2 +를 수십 keV의 에너지로 1015∼5×1015cm-2의 도즈량으로 이온주입한다.
또한, 레지스트(35)를 마스크로 하는 동시에 텅스텐폴리사이드막(23)을 통하여, 트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하기 위한 P+를 수십∼백수십 keV의 에너지로 1012∼1013cm-2의 도즈량으로 이온주입한다. P 채널트랜지스터에서는, 이 P+의 이온주입과 제12도의 공정에 있어서의 B+의 이온주입으로 채널부의 표면에 있어서의 불순물농도가 결정된다.
그리고, N 채널트랜지스터영역(15)중에서 임계치전압을 표준보다 낮은 값으로 하려는 트랜지스터영역에서는, 제16도의 공정에서 이온주입한 As+가 이 제17도의 공정에서 이온주입한 BF+로 보상되어서, N 확산층(37)(제18도)이 형성된다.
이상의 결과, 제18도에 나타낸 바와 같이, 임계치전압이 표준보다 높은 0.6∼1.0V인 비 LDD 구조의 N 채널트랜지스터(41)와, 임계치전압이 표준의 0.5∼0.6V인 LDD 구조의 N 채널트랜지스터(42)와, 임계치전압이 표준보다 낮은 0∼0.3V인 LDD 구조의 N 채널트랜지스터(43)와, LDD 구조의 P 채널트랜지스터(44)가 형성된다.
즉, 이 제3 실시예에서는, 3종류의 임계치전압의 N 채널트랜지스터(41)∼(43)와, 1 종류의 임계치전압의 P 채널트랜지스터(44)가 형성된다. 그 후, BPSG 막, SiO2막 또는 PSG 막 등으로 층간절연막(46)을 형성하고, 이 층간절연막(46) 및 SiO2막(32)에 콘택트공(47)을 개공(開孔)한다. 그리고, 콘택트공(47)을 텅스텐플러그(51)로 매입(埋入)하고, Al 배선(52) 및 표면보호막(도시하지 않음) 등을 형성하여, 이 제3 실시예를 완성시킨다.
제19도∼제26도가 3 종류의 임계치전압의 N 채널트랜지스터와 1 종류의 임계치전압의 P 채널트랜지스터를 가지는 반도체장치에 적용한 제4 실시예를 나타내고 있다. 이 제4 실시예에서도 제19도에 나타낸 바와 같이, P 채널트랜지스터영역(15)을 덮어서 N 채널트랜지스터영역(15)상에 개구(16a)를 가진 레지스트(16)를 패터닝하기까지는, 전술한 제1∼제3 실시예와 실질적으로 동일한 공정을 실행한다.
이 제4 실시예에서는, 그 후 레지스트(16)를 마스크로 하여, 깊이가 수 ㎛의 P 웰(17)(제21도)을 형성하기 위한 B+를 수백 keV∼수 MeV의 에너지로 1012∼1014cm-2의 도즈량으로 이온주입하는 동시에, 소자분리영역에서는 SiO2막(12)의 바로 아래에 위치하는 N채널스토퍼(도시하지 않음)를 형성하기 위한 B+를 수십∼백수십 keV의 에너지로 1012∼1014cm-2의 도즈량으로 이온주입한다.
또한, 레지스트(16)를 마스크로 하여, N 채널트랜지스터의 채널부보다 깊은 위치에서 소스/드레인 간의 펀치스루를 방지하기 위한 B+를 수십 keV의 에너지로 1011∼1013cm-2의 도즈량으로 이온주입하는 동시에, N 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하여 임계치전압을 표준보다 높은 0.7∼0.8V로 하기 위한 B+를 수∼수십 keV의 에너지로 1011∼1013cm-2의 도즈량으로 이온주입한다. 단, 소스/드레인 간의 펀치스루를 방지하기 위한 B+의 이온주입은 반드시 필요한 것은 아니다.
다음에, 제20도에 나타낸 바와 같이, 레지스트(16)를 제거한 후, 이번에는 N 채널트랜지스터영역(15)을 덮어서 P 채널트랜지스터영역(14)상에 개구(21a)를 가진 레지스트(21)를 패터닝한다. 그리고, 이 레지스트(21)를 마스크로 하여, 깊이가 수 ㎛의 N웰(도시하지 않음)을 형성하기 위한 P+를 수백 keV∼수 MeV의 에너지로 1012∼1014cm-2의 도즈량으로 이온주입하는 동시에, 소자분리영역에서는 SiO2막(12)의 바로 아래에 위치하는 P 채널스토퍼(도시하지 않음)를 형성하기 위한 P+를 수백 keV의 에너지로 1012∼1014cm-2의 도즈량으로 이온주입한다.
또한, 레지스트(21)를 마스크로 하여, P 채널트랜지스터의 채널부보다 깊은 위치에서 소스/드레인 간의 펀치스루를 방지하기 위한 As+를 수백 keV의 에너지로 1012∼1013cm-2의 도즈량으로 이온주입하는 동시에, P 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하기 위한 B+를 수십 keV의 에너지로 1012∼1013cm-2의 도즈량으로 이온주입한다. 단, Si 기판(11)이 N 형이면, N 웰을 형성하기 위한 P+의 이온주입은 반드시 필요한 것은 아니다.
다음에, 제21도에 나타낸 바와 같이, 레지스트(21)와 SiO2막(13)을 제거한 후, 게이트산화막으로서의 SiO2막(22)을 소자활성영역의 표면에 성장시킨다. 그리고, 텅스텐폴리사이드막(23) 등으로 게이트전극을 형성하고, P 채널트랜지스터영역(14)을 덮어서 N 채널트랜지스터영역(15)상에 개구(24a)를 가진 레지스트(24)를 패터닝한다. 그 후, 레지스트(24), 텅스텐폴리사이드막(23) 및 SiO2막(12)을 마스크로 하여, N-확산층(25)(제23도)을 형성하기 위한 As+를 수십 keV의 에너지로 1012∼1014cm-2의 도즈량으로 이온주입한다.
다음에, 제22도에 나타낸 바와 같이, 레지스트(24)를 제거한 후, P 채널트랜지스터영역(14)의 전체와 N 채널트랜지스터영역(15)중에서 임계치전압을 표준보다 낮은 값으로 하려는 트랜지스터영역상만에 개구(26a)를 가진 레지스트(26)를 패터닝한다.
그리고, 레지스트(26)를 마스크로 하는 동시에 텅스텐폴리사이드막(23)을 통하여, 트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하기 위한 P+를 수십∼수백 keV의 에너지로 1011∼1013cm-2의 도즈량으로 이온주입한다. P 채널트랜지스터에서는, 이 P+의 이온주입과 제20도의 공정에 있어서의 B+의 이온주입으로 채널부의 표면에 있어서의 불순물농도가 결정되어서, 임계치전압이 표준의 -0.6∼0.7V로 된다.
또한, 레지스트(26), 텅스텐폴리사이드막(23) 및 SiO2막(12)을 마스크로 하여, N-확산층(53)(제23도)을 형성하기 위한 P+를 수십∼수백 keV의 에너지로 1012∼1013cm-2의 도즈량으로 이온주입한다. P 채널트랜지스터에 있어서의 N-확산층(53)은 포킷층이고, N 채널트랜지스터에 있어서의 N-확산층(53)은 실효적인 채널길이를 짧게 하여, 전류구동능력을 높이기 위한 것이다.
다음에, 제23도에 나타낸 바와 같이, 레지스트(26)를 제거한 후, SiO2막(31)을 수십∼수백 nm의 막두께로 CVD법으로 퇴적시키고, SiO2막(31)의 전체면을 이방성에칭하여, 이 SiO2막(31)으로 이루어지는 측벽을 텅스텐폴리사이드막(23)에 형성한다. 그리고, SiO2막(31)에 대한 오버 에칭에 의해 SiO2막(22)이 제거되어 노출된 Si 기판(11)의 표면에, 다시 희생산화막으로서의 SiO2막(32)을 성장시킨다.
또, SiO2막(31)에 대한 오버에칭에 의해 Si 기판(11)의 표면도 어느 정도는 에칭되고, 그대로는 제21도의 공정에서 이온주입한 As+의 농도에 불균일이 생긴다. 그래서, 이 불균일을 보상하기 위하여 P+또는 As+를 수십 keV의 에너지로 1012∼1014cm-2의 도즈량으로 전체면에 이온주입한다.
다음에, 제24도에 나타낸 바와 같이, N 채널트랜지스터영역(15)중에서 LDD 구조로 해야 할 트랜지스터영역상만에 개구(33a)를 가진 레지스트(33)를 패터닝한다. 그리고, 레지스트(33), 텅스텐폴리사이드막(23) 및 SiO2막(31),(12)을 마스크로 하여, N+확산층(34)(제25도)을 형성하기 위한 As+를 수십 keV의 에너지로 1015∼1016cm-2의 도즈량으로 이온주입한다.
또한, 레지스트(33)를 마스크로 하는 동시에 텅스텐폴리사이드막(23)을 통하여, N 채널트랜지스터의 채널부의 표면에 있어서의 불순물농도를 조정하기 위한 P+를 수십∼수백 keV의 에너지로 1011∼1013cm-2의 도즈량으로 이온주입한다.
이 결과, N-확산층(53)을 갖지 않은 N 채널트랜지스터에서는, 이 P+의 이온주입과 제19도의 공정에 있어서의 B+의 이온주입으로 채널부의 표면에 있어서의 불순물농도가 결정되어서, 임계치전압이 표준의 0.5∼0.6V로 된다. 또, N-확산층(53)을 가진 N 채널트랜지스터에서는, 이 P+의 이온주입과 제19도의 공정에 있어서의 B+의 이온주입과 제22도의 공정에 있어서의 P+의 이온주입으로 채널부의 표면에 있어서의 불순물농도가 결정되어서, 임계치전압이 표준보다 낮은 0.2∼0.3V로 된다.
다음에, 제25도에 나타낸 바와 같이, 레지스트(33)를 제거한 후, N 채널트랜지스터영역(15)을 덮어서 P 채널트랜지스터영역(14)상에 개구(35a)를 가진 레지스트(35)를 패터닝한다. 그리고, 레지스트(35), 텅스텐폴리사이드막(23) 및 SiO2막(31),(12)을 마스크로 하여, P+확산층(36)(제26도)을 형성하기 위한 BF2 +를 수십 keV의 에너지로 1015∼1016cm-2의 도즈량으로 이온주입한다.
이상의 결과, 제26도에 나타낸 바와 같이, 임계치전압이 표준보다 높은 0.7∼0.8V 인 비 LDD 구조의 N 채널트랜지스터(41)와, 임계치전압이 표준의 0.5∼0.6V 인 LDD 구조의 N 채널트랜지스터(42)와, 임계치전압이 표준보다 낮은 0.2∼0.3V 인 LDD 구조의 N 채널트랜지스터(43)와, 비 LDD 구조의 P 채널트랜지스터(45)가 형성된다.
즉, 이 제4 실시예에서는, 3 종류의 임계치전압의 N 채널트랜지스터(41)∼(43)와, 1 종류의 임계치전압의 P 채널트랜지스터(45)가 형성된다. 그 후, BPSG 막, SiO2막 또는 PSG 막 등으로 층간절연막(46)을 형성하고, 이 층간절연막(46) 및 SiO2막(32)에 콘택트공(47)을 개공한다. 그리고, 콘택트공(47)을 텅스텐플러그(51)로 매입하고, Al 배선(52) 및 표면보호막(도시하지 않음) 등을 형성하여, 이 제4 실시예를 완성시킨다.
청구항 1의 반도체장치의 제조방법에서는, 확산층을 형성하기 위한 마스크층 이외의 추가의 마스크층을 사용하지 않고, 임계치전압이 서로 다른 최소한 3 종류의 트랜지스터를 가지는 반도체장치를 제조할 수 있다. 따라서, 이들의 트랜지스터를 각각에 적합한 회로에 사용함으로써, 코스트의 증대 및 서브스레숄드전류, 대기(待機)전류 및 동작전류의 증가에 의한 소비전력의 증대 등이 생기지 않고, 저전압에서의 동작여유가 크고 또한 메모리에 있어서는 데이터유지특성이 우수한 반도체장치를 제조할 수 있다.
청구항 2∼ 5의 반도체장치의 제조방법에서는, 확산층을 형성하기 위한 마스크층 이외의 추가의 마스크층을 사용하지 않고, 확산층의 구조와 임계치전압이 서로 다른 복수 종류의 트랜지스터를 가지는 반도체장치를 제조할 수 있다. 따라서, 이들의 트랜지스터를 각각에 적합한 회로에 사용함으로써, 코스트의 증대 및 서브스레숄드전류, 대기전류 및 동작전류의 증가에 의한 소비전력의 증대 등이 생기지 않고, 저전압에서의 동작여유가 크고 또한 메모리에 있어서는 데이터유지 특성이 우수한 반도체장치를 제조할 수 있다.
청구항 6∼9의 반도체장치에서는, 확산층의 구조와 임계치전압이 서로 다른 복수 종류의 트랜지스터를 가지고 있으므로, 이들의 트랜지스터를 각각에 적합한 회로에 사용함으로써, 서브스레숄드전류, 대기전류 및 동작전류의 증가에 의한 소비전력의 증대 등이 생기지 않고, 저전압에서의 동작여유를 크게 하고 또한 메모리에 있어서는 데이터유지 특성을 향상시킬 수 있다.

Claims (9)

  1. 제1 도전형 트랜지스터의 제1 도전형 확산층을 형성하기 위하여 적어도 하나의 제1 도전형 트랜지스터의 게이트 전극을 노출시키는 개구를 가지고 있는 제1 마스크층을 마스크로 하여 상기 제1 도전형 트랜지스터의 채널부에 불순물을 도입하는 단계, 그리고 제2 도전형 트랜지스터의 제2 도전형 확산층을 형성하기 위하여 적어도 하나의 제2 도전형 트랜지스터의 게이트 전극을 노출시키는 개구를 가지고 있는 제1 마스크층을 마스크로 하여 상기 제2 도전형 트랜지스터의 채널부에 불순물을 도입하는 단계를 포함하며, 상기 제1 및 제2 마스크층의 개구는 상기 제1 또는 제2 도전형 트랜지스터의 상기 게이트 전극을 포함하여 서로 중첩되어 있는 반도체 장치의 제조 방법.
  2. 제1 도전형의 제1, 제2 및 제3 트랜지스터의 게이트 전극과, 제2 도전형의 제4 및 제5 트랜지스터를 덮는 제1 마스크층을 마스크로 하여 상기 제1 내지 제3 트랜지스터에 제1 농도의 제1 도전형 확산층을 형성하는 단계, 상기 제1 내지 제3 및 제5 트랜지스터를 덮는 제2 마스크층과 상기 제4 트랜지스터의 게이트 전극을 마스크로 하여, 상기 제4 트랜지스터에 제2 농도의 제2 도전형 확산층을 형성하는 단계, 상기 제2 마스크층을 마스크로 하여 상기 제4 트랜지스터의 채널부에 불순물을 도입하는 단계, 상기 제1 내지 제5 트랜지스터의 게이트 전극에 측벽을 형성하는 단계, 상기 제1, 제4 및 제5 트랜지스터를 덮는 제3 마스크층과 상기 제2 및 제3 트랜지스터의 게이트 전극 및 측벽을 마스크로 하여, 상기 제2 및 제3 트랜지스터에 제3 농도의 제1 도전형 확산층을 형성하는 단계, 상기 제3 마스크층을 마스크로 하여 상기 제2 및 제3 트랜지스터의 채널부에 불순물을 도입하는 단계, 상기 제1 및 제2 트랜지스터를 덮는 제4 마스크층과 상기 제3 내지 제5 트랜지스터의 게이트 전극 및 측벽을 마스크로 하여, 상기 제3 트랜지스터에 제4 농도의 제1 도전형 확산층을 형성하고 상기 제4 및 제5 트랜지스터에 제5 농도의 제2 도전형 확산층을 형성하는 단계, 상기 제4 마스크층을 마스크로 하여 상기 제3 내지 제5 트랜지스터의 채널부에 불순물을 도입하는 단계를 포함하며, 상기 제1 및 제2 농도는 상기 제4 농도보다 낮고, 상기 제3 및 제5 농도는 상기 제4 농도보다 높은 반도체 장치의 제조 방법.
  3. 제1 도전형의 제1 및 제2트랜지스터의 게이트 전극과, 제2 도전형의 제3 트랜지스터를 덮는 제1 마스크층을 마스크로 하여 상기 제1 및 제2 트랜지스터에 제1 농도의 제1 도전형 확산층을 형성하는 단계, 상기 제1 및 제2 트랜지스터를 덮는 제2 마스크층과 상기 제3 트랜지스터의 게이트 전극을 마스크로 하여, 상기 제3 트랜지스터에 제2 농도의 제2 도전형 확산층을 형성하는 단계, 상기 제1 내지 제3 트랜지스터의 게이트 전극에 측벽을 형성하는 단계, 상기 제1 및 제3 트랜지스터를 덮는 제3 마스크층과 상기 제2 트랜지스터의 게이트 전극 및 측벽을 마스크로 하여, 상기 제2 트랜지스터에 제3 농도의 제1 도전형 확산층을 형성하는 단계, 상기 제3 마스크층을 마스크로 하여 상기 제2 트랜지스터의 채널부에 불순물을 도입하는 단계, 상기 제1 및 제2 트랜지스터를 덮는 제4 마스크층과 상기 제3 트랜지스터의 게이트 전극 및 측벽을 마스크로 하여, 상기 제3 트랜지스터에 제4 농도의 제2 도전형 확산층을 형성하는 단계를 포함하며, 상기 제1 및 제2 농도는 상기 제3 및 제4 농도보다 낮은 반도체 장치의 제조 방법.
  4. 제1 도전형의 제1, 제2 및 제3트랜지스터의 게이트 전극과, 제2 도전형의 제4 트랜지스터 위에 상기 제4 트랜지스터를 덮는 제1 마스크층을 마스크로 하여 상기 제1 내지 제3 트랜지스터에 제1 농도의 제1 도전형 확산층을 형성하는 단계, 상기 제1 내지 제3 트랜지스터를 덮는 제2 마스크층과 상기 제4 트랜지스터의 게이트 전극을 마스크로 하여, 상기 제4 트랜지스터에 제2 농도의 제2 도전형 확산층을 형성하는 단계, 상기 제1 내지 제4 트랜지스터의 게이트 전극에 측벽을 형성하는 단계, 상기 제1 및 제4 트랜지스터를 덮는 제3 마스크층과 상기 제2 및 제3 트랜지스터의 게이트 전극 및 측벽을 마스크로 하여, 상기 제2 및 제3 트랜지스터에 제3 농도의 제1 도전형 확산층을 형성하는 단계, 상기 제3 마스크층을 마스크로 하여 상기 제2 및 제3 트랜지스터의 채널부에 불순물을 도입하는 단계, 상기 제1 및 제2 트랜지스터를 덮는 제4 마스크층과 상기 제3 및 제4 트랜지스터의 게이트 전극 및 측벽을 마스크로 하여, 상기 제3 트랜지스터에 제4 농도의 제1 도전형 확산층을 형성하고 상기 제4 트랜지스터에 제5 농도의 제2 도전형 확산층을 형성하는 단계, 상기 제4 마스크층을 마스크로 하여 상기 제3 및 제4 트랜지스터의 채널부에 불순물을 도입하는 단계를 포함하며, 상기 제1 및 제2 농도는 상기 제4 농도보다 낮고, 상기 제3 및 제5 농도는 상기 제4 농도보다 높은 반도체 장치의 제조 방법.
  5. 제1 도전형의 제1, 제2 및 제3 트랜지스터의 게이트 전극과, 제2 도전형의 제4 트랜지스터 위에 상기 제4 트랜지스터를 덮는 제1 마스크층을 마스크로 하여, 상기 제1 내지 제3 트랜지스터에 제1 농도를 가지는 제1 도전형의 제1 확산층을 형성하는 단계, 상기 제1 및 제2 트랜지스터를 덮는 제2 마스크층을 마스크로 하여, 상기 제3 및 제4 트랜지스터의 채널부에 불순물을 도입하는 단계, 상기 제3 및 제4 트랜지스터의 게이트 전극과 상기 제2 마스크층을 마스크로 하여, 상기 제3 및 제4 트랜지스터 중에서 상기 제1 확산층보다 상기 채널부에 가까운 영역에 제2 농도를 가지는 제1 도전형의 제2 확산층을 형성하는 단계, 상기 제1 내지 제4 트랜지스터의 게이트 전극에 측벽을 형성하는 단계, 상기 제1 및 제4 트랜지스터를 덮는 제3 마스크층과 상기 제2 및 제3 트랜지스터의 게이트 전극 및 측벽을 마스크로 하여, 상기 제2 및 제3 트랜지스터에 제3 농도를 가지는 제1 도전형의 제3 확산층을 형성하는 단계, 상기 제3 마스크층을 마스크로 하여 상기 제2 및 제3 트랜지스터의 채널부에 불순물을 도입하는 단계, 상기 제1 내지 제3 트랜지스터를 덮는 제4 마스크층과 상기 제4 트랜지스터의 게이트 전극 및 측벽을 마스크로 하여, 상기 제4 트랜지스터에 제2 도전형 확산층을 형성하는 단계를 포함하며, 상기 제1 및 제2 농도는 상기 제3 농도보다 낮은 반도체 장치의 제조 방법.
  6. 임계 전압이 서로 다른 제1 내지 제5 트랜지스터를 가지는 반도체 장치에 있어서, 상기 제1 트랜지스터의 확산층은 제1 농도를 가지는 제1 도전형의 제1 확산층만으로 이루어져 있고 상기 제2 트랜지스터의 확산층은, 채널부에 접하고 있으며 제2 농도를 가지는 제1 도전형의 제2 확산층과, 상기 채널부와는 반대쪽에서 상기 제2 확산층과 접하고 있으며 제3 농도를 가지는 제1 도전형의 제3 확산층으로 이루어져 있고, 상기 제3 트랜지스터의 확산층은, 채널부에 접하고 있으며 제4 농도를 가지는 제1 도전형의 제4 확산층과, 상기 채널부와는 반대쪽에서 상기 제4 확산층과 접하고 있으며 제5 농도를 가지는 제1 도전형의 제5 확산층으로 이루어져 있고, 상기 제4 트랜지스터의 확산층은, 채널부에 접하고 있으며 제6 농도를 가지는 제2 도전형의 제6 확산층과, 상기 채널부와는 반대쪽에서 상기 제6 확산층과 접하고 있으며 제7 농도를 가지는 제2 도전형의 제7 확산층으로 이루어져 있고, 상기 제5 트랜지스터의 확산층은 제8 농도를 가지는 제2 도전형의 제8 확산층만으로 이루어져 있으며, 상기 제1, 제2, 제4 및 제6 농도는 상기 제5 농도보다 낮고, 상기 제3, 제7 및 제8 농도는 상기 제5 농도보다 높은 반도체 장치.
  7. 임계 전압이 서로 다른 제1 내지 제3 트랜지스터를 가지는 반도체 장치에 있어서, 상기 제1 트랜지스터의 확산층은 제1 농도를 가지는 제1 도전형의 제1 확산층만으로 이루어져 있고, 상기 제2 트랜지스터의 확산층은, 채널부에 접하고 있으며 제2 농도를 가지는 제1 도전형의 제2 확산층과, 상기 채널부와는 반대쪽에서 상기 제2 확산층과 접하고 있으며 제3 농도를 가지는 제1 도전형의 제3 확산층으로 이루어져 있고, 상기 제3 트랜지스터의 확산층은, 채널부에 접하고 있으며 제4 농도를 가지는 제2 도전형의 제4 확산층과, 상기 채널부와는 반대쪽에서 상기 제4 확산층과 접하고 있으며 제5 농도를 가지는 제2 도전형의 제5 확산층으로 이루어져 있으며, 상기 제1, 제2 및 제4 농도는 상기 제3 및 제5 농도보다 낮은 반도체 장치.
  8. 임계 전압이 서로 다른 제1 내지 제4트랜지스터를 가지는 반도체 장치에 있어서, 상기 제1 트랜지스터의 확산층은 제1 농도를 가지는 제1 도전형의 제1 확산층만으로 이루어져 있고, 상기 제2 트랜지스터의 확산층은, 채널부에 접하고 있으며 제2 농도를 가지는 제1 도전형의 제2 확산층과, 상기 채널부와는 반대쪽에서 상기 제2 확산층과 접하고 있으며 제3 농도를 가지는 제1 도전형의 제3 확산층으로 이루어져 있고, 상기 제3 트랜지스터의 확산층은, 채널부에 접하고 있으며 제4 농도를 가지는 제1 도전형의 제4 확산층과, 상기 채널부와는 반대쪽에서 상기 제4 확산층과 접하고 있으며 제5 농도를 가지는 제1 도전형의 제5 확산층으로 이루어져 있고, 상기 제4 트랜지스터의 확산층은, 채널부에 접하고 있으며 제6 농도를 가지는 제2 도전형의 제6 확산층과, 상기 채널부와는 반대쪽에서 상기 제6 확산층과 접하고 있으며 제7 농도를 가지는 제2 도전형의 제5 확산층으로 이루어져 있으며, 상기 제1, 제2, 제4 및 제6 농도는 상기 제5 농도보다 낮고, 상기 제3 및 제7 농도는 상기 제5 농도보다 높은 반도체 장치.
  9. 임계 전압이 서로 다른 제1 내지 제4 트랜지스터를 가지는 반도체 장치에 있어서, 상기 제1 트랜지스터의 확산층은 제1 농도를 가지는 제1 도전형의 제1 확산층만으로 이루어져 있고, 상기 제2 트랜지스터의 확산층은, 채널부에 접하고 있으며 제2 농도를 가지는 제1 도전형의 제2 확산층과, 상기 채널부와는 반대쪽에서 상기 제2 확산층과 접하고 있으며 제3 농도를 가지는 제1 도전형의 제3 확산층으로 이루어져 있고, 상기 제3 트랜지스터의 확산층은, 상기 제2 확산층보다 채널부 쪽으로 확산되어 상기 채널부에 접하고 있으며 제4 농도를 가지는 제1 도전형의 제4 확산층과, 상기 채널부와는 반대쪽에서 상기 제4 확산층과 접하고 있으며 제5 농도를 가지는 제1 도전형의 제5 확산층으로 이루어져 있고, 상기 제4 트랜지스터의 확산층은, 채널부에 접하고 있으며 제6 농도를 가지는 제2 도전형의 제6 확산층과, 상기 채널부와는 반대쪽에서 상기 제6 확산층과 접하고 있는 제2 도전형의 제7 확산층으로 이루어져 있으며, 상기 제1, 제2, 제4 및 제6 농도는 상기 제3 및 제5 농도보다 낮은 반도체 장치.
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