JP2559397B2 - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、MISFET
を有する半導体集積回路装置に適用して有効な技術に関
するものである。
〔従来技術〕
半導体集積回路装置を構成するMISFETは、集積度の向
上に伴い、特に、ｎチャネルMISFET側にLDD（Ｌightly
Ｄoped Ｄrain）構造を採用している。LDD構造のMISFET
は、高不純物濃度のドレイン領域とチャネル形成領域と
の間に、前記ドレイン領域と一体に構成された低不純物
濃度のドレイン領域（LDD部）を有している。
LDD部は、通常、ゲート電極をマスクとし、イオン打
込みでｎ型不純物を導入することにより形成されてい
る。高不純物濃度のドレイン領域は、ゲート電極の側壁
に選択的に形成された側壁絶縁膜（サイドウォールスペ
ーサ）をマスクとし、イオン打込みでｎ型不純物を導入
することにより形成されている。側壁絶縁膜は、ゲート
電極上にCVDで酸化シリコン膜を形成し、この酸化シリ
コン膜にRIE（反応性イオンエッチング）等の異方性エ
ッチングを施すことで形成することができる。
この種のLDD構造のMISFETは、ドレイン領域とチャネ
ル形成領域とのpn接合部の不純物濃度勾配を緩和し、ド
レイン領域近傍の電界強度を弱めることができる。つま
り、LDD構造のMISFETは、ホットキャリアの発生を低減
し、経時的なしきい値電極の劣化を防止することができ
る特徴がある。また、LDD構造のMISFETは、LDD部が低不
純物濃度で形成されているので、チャネル形成領域側へ
のドレイン領域の拡散を小さくし、実効チャネル長を確
保することができる。つまり、LDD構造のMISFETは、短
チャネル効果を防止し、短チャネル化を図ることができ
る特徴がある。
相補型MOSFET（CMOS）を有する半導体集積回路装置
は、動作速度の高速化や低消費電力化に最適である。LD
D構造を採用するCMOSでは、製造工程を低減するため
に、ｎチャネルMISFET、ｐチャネルMISFETの夫々のゲー
ト電極の側壁に側壁絶縁膜を形成している。ｐチャネル
MISFETは、ｎチャネルMISFETと同様にLDD部を設けてLDD
構造で形成する場合と、LDD部を設けずにLDD構造で形成
しない場合とがある。LDD構造で形成しないｐチャネルM
ISFETのゲート電極の側壁には、側壁絶縁膜が形成され
ている。
なお、LDD構造を採用するCMOSは、例えば、1985年発
行、インターナショナル エレクトロン デバイセス
ミーティング，テクニカルダイジェスト（Internationa
l Electron Devices Meeting,Technical Digest）のp59
〜p62に記載されている。
〔発明が解決しようとする問題点〕
本発明者は、前述のLDD構造を採用するCMOSを開発中
に、次の問題点が生じることを発見した。
最小加工寸法を1.3［μｍ］とする所謂1.3［μｍ］プ
ロセスを採用するCMOSは、LDD構造のｎチャネルMISFET
のLDD部を１×1018［atoms/cm3］程度の不純物濃度で形
成している。LDD部の不純物濃度は、短チャネル効果に
よるしきい値電圧の低下を防止し、かつ抵抗値の増大に
よる電流駆動力の低下を防止できるように設定されてい
る。この条件下で、高不純物濃度のソース領域−ドレイ
ン領域間の耐圧を確保するためには、チャネル長方向に
おいて、LDD部を0.3［μｍ］程度以上の長さで形成する
必要がある。つまり、ｎチャネルMISFETのゲート電極の
側壁に形成する側壁絶縁膜は、チャネル長方向におい
て、実質的に0.3［μｍ］程度以上の長さを必要とす
る。
一方、ｐチャネルMISFETは、短チャネル効果によるし
きい値電圧の低下を防止するために、チャネル形成領域
側のドレイン領域の不純物濃度を１×1018［atoms/c
m3］程度に設定している。ｐチャネルMISFETは、LDD構
造を採用する場合でも採用しない場合においても、少な
くともチャネル形成領域側が前述の不純物濃度で形成さ
れる。さらに、ｐチャネルMISFETは、ｎチャネルMISFET
と同一製造工程で形成されるので、ゲート電極の側壁の
側壁絶縁膜が同一寸法で形成される。
このように構成されるCMOSのｐチャネルMISFETは、側
壁絶縁膜中や半導体基板と側壁絶縁膜との界面に正電荷
がトラップされ易い。つまり、半導体基板はシリコンで
形成され、側壁絶縁膜はシリコンを含む物質で形成され
ており、シリコン原子の未結合手が正電荷をトラップし
易い。前述のように、正電荷がトラップされると、ｐチ
ャネルMISFETの低不純濃度のドレイン領域が空乏化さ
れ、ソース領域−ドレイン領域間の直列抵抗値が増大す
るので、電流駆動力が劣化する。本発明者の実験ならび
にその検討によれば、ｎチャネルMISFETの側壁絶縁膜の
寸法を基準としてｐチャネルMISFETの側壁絶縁膜を形成
すると（0.3［μｍ］程度以上に形成すると）、前記電
流駆動力が著しく劣化することが明らかになった。
本発明の第１目的は、LDD構造を採用するCMOSを有す
る半導体集積回路装置において、ｎチャネルMISFETの耐
圧を確保すると共に、ｐチャネルMISFETの電流駆動力を
向上することが可能な技術を提供することにある。
本発明の第２目的は、前記第１目的を達成するための
製造工程を低減することが可能な技術を提供することに
ある。
本発明の第３目的は、LDD構造の側壁絶縁膜を形成す
る絶縁膜形成工程を低減し、前記第２目的を達成するこ
とが可能な技術を提供することにある。
本発明の第４目的は、LDD構造の側壁絶縁膜を形成す
る異方性エッチングのマスク形成工程を低減し、前記第
３目的を達成することが可能な技術を提供することにあ
る。
本発明の第５目的は、LDD構造を採用するCMOSを有
し、かつ記憶機能を有する半導体集積回路装置におい
て、前記第３目的を達成することが可能な技術を提供す
ることにある。
本発明の第６目的は、前記第５目的を達成すると共
に、記憶機能を形成する際に、CMOS形成領域に損傷を生
じさせず、しかもそのための製造工程を低減することが
可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
LDD構造を採用するCMOSを有する半導体集積回路装置
において、ｐチャネルMISFETの側壁絶縁膜（サイドウォ
ールスペーサ）を、ｎチャネルMISFETの側壁絶縁膜に比
べて小さく構成する。
また、LDD構造を採用するCMOSを有し、かつLDD構造の
MISFETで形成されるメモリセルを有する半導体集積回路
装置において、ｎチャネルMISFET、ｐチャネルMISFET、
メモリセルのMISFETの夫々の形成領域のゲート電極上に
CVDで絶縁膜を形成し、ｎ（又はｐ）チャネルMISFET形
成領域の絶縁膜で側壁絶縁膜を形成し、この後、ｐ（又
はｎ）チャネルMISFET形成領域の絶縁膜で側壁絶縁膜を
形成し、そして、前記ｎチャネルMISFETの側壁絶縁膜を
形成する前或は後、又はｐチャネルMISFETの側壁絶縁膜
を形成した後に、メモリセルのMISFET形成領域の絶縁膜
で側壁絶縁膜を形成する。
また、LDD構造を採用するCMOSを有し、かつLDD構造の
MISFETとそのゲート電極よりも上層の導電層で形成され
る容量素子との直列回路で形成されるメモリセルを有す
る半導体集積回路装置において、ｎチャネルMISFET、ｐ
チャネルMISFET、メモリセルのMISFETの夫々の形成領域
のゼート電極上にCVDで絶縁膜を形成し、前記メモリセ
ルのMISFET形成領域の絶縁膜で側壁絶縁膜を形成し、こ
の後、前記容量素子を形成し、ｎ（又はｐ）チャネルMI
SFET形成領域の絶縁膜で側壁絶縁膜を形成し、この後、
ｐ（又はｎ）チャネルMISFET形成領域の絶縁膜で側壁絶
縁膜を形成する。
〔作用〕
上述した手段によれば、ｎチャネルMISFETのLDD部の
寸法を長くし、高不純物濃度のソース領域−ドレイン領
域間を離隔することができるので、ソース領域−ドレイ
ン領域間の耐圧を確保することができると共に、ｐチャ
ネルMISFETの低不純物濃度（LDD部）の寸法を短くし、
ソース領域の直列抵抗値及びドレイン領域の直列抵抗値
を低減することができるので、電流駆動力を向上するこ
とができる。
また、同一工程で形成した絶縁膜でｎチャネルMISFE
T、ｐチャネルMISFETの夫々の側壁絶縁膜を形成するの
で、絶縁膜を形成する工程を低減し、製造工程を低減す
ることができる。
また、ｎチャネルMISFETの側壁絶縁膜を形成する第１
マスクでソース領域及びドレイン領域を形成し、ｐチャ
ネルMISFETの側壁絶縁膜を形成する第２マスクでソース
領域及びドレイン領域を形成することができるので、マ
スク形成工程を低減し、製造工程を低減することができ
る。
また、同一工程で形成した絶縁膜でｎチャネルMISFE
T、ｐチャネルMISFET、メモリセルのMISFETの夫々の側
壁絶縁膜を形成するので、絶縁膜を形成する工程を低減
し、製造工程を低減することができる。
また、前記容量素子を形成する際に、ｎチャネルMISF
ET、ｐチャネルMISFETの夫々の形成領域の絶縁膜が保護
膜として作用するので、ｎチャネルMISFET、ｐチャネル
MISFETの夫々の形成領域の損傷を防止することができ
る。
以下、本発明の構成について、周辺回路をCMOSで構成
する、ダイナミック型ランダムアクセスメモリ（DRAM）
を有する半導体集積回路装置に本発明を適用した一実施
例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
〔発明の実施例〕
本発明の一実施例である半導体集積回路装置を第１図
（要部断面図）で示す。第１図の左側には、スタチック
キャパシタ構造の情報蓄積用容量素子で構成されるDRAM
のメモリセルを示す。第１図の右側には、DRAMの周辺回
路を構成するCMOSを示す。
第１図に示すように、p--型の半導体基板１の主面部
には、p-型ウエル領域２、n-型ウエル領域３の夫々が設
けられている。半導体基板１は、単結晶シリコン基板で
構成されている。ウエル領域２には、DRAMのメモリセル
Ｍ及びCMOSのｎチャネルMISFETQnが構成される。ウエル
領域３には、CMOSのｐチャネルMISFETQpが構成される。
なお、第１図において、メモリセルＭ及びMISFETQnは同
一のウエル領域２内に形成されているが、これらを夫々
独立して形成された異なるウエル領域内に形成すること
が望ましい。
半導体素子形成領域間のウエル領域２、３の夫々の主
面には、フィールド絶縁膜（素子間分離絶縁膜）４が設
けられている。フィールド絶縁膜４下のウエル領域２の
主面部には、ウエル領域２よりも高不純物濃度で形成さ
れたｐ型のチャネルストッパ領域５が設けられている。
図示していないが、フィールド絶縁膜４下のウエル領域
３の主面部に、ｎ型のチャネルストッパ領域を設けても
よい。フィールド絶縁膜４、チャネルストッパ領域５の
夫々は、半導体素子間を電気的に分離するように構成さ
れている。
DRAMのメモリセルＭは、ウエル領域２の主面に、スイ
ッチ用ｎチャネルMISFETQsと情報蓄積用容量素子Ｃとの
直列回路で構成されている。
MISFETQsは、ウエル領域２、ゲート絶縁膜６、ゲート
電極７、ソース領域又はドレイン領域である一対のｎ型
半導体領域（LDD部）９及び一対のn+型半導体領域13で
構成されている。
ゲート電極７は、例えば、抵抗値を低減するための不
純物（例えば、P,As）が導入された多結晶シリコン膜で
構成する。また、ゲート電極７は、単層の高融点金属膜
（Mo,Ti,Ta,W）若しくは高融点金属シリサイド膜（MoSi
2,TiSi2,TaSi2,WSi2）で構成してもよい。また、ゲート
電極７は、多結晶シリコン膜の上部に高融点金属膜若し
くは高融点金属シリサイド膜を積層した複合膜で構成し
てもよい。ゲート電極７は、そのゲート幅方向に延在
し、他のゲート電極７と一体に形成され、フィールド絶
縁膜４上部を延在するワード線（WL）7Aを構成する。導
体層７には、これと同一形状のCVDにより形成されたシ
リコン酸化膜からなる絶縁膜８が形成される。
低不純物濃度のｎ型半導体領域９は、チャネル形成領
域（ウエル領域２）と高不純物濃度のn+型半導体領域13
との間に、半導体領域13と一体に構成されている。半導
体領域９は、LDD構造のMISFETQsを構成する。半導体領
域９は、ゲート電極７（実際にはその上層の絶縁膜８）
をマスクとして、ｎ型不純物（例えば、Ｐ）を導入する
ことで形成する。つまり、半導体領域９は、ゲート電極
７に対して自己整合で形成される。半導体領域９は、短
チャネル効果によるしきい値電圧の低下を防止し、かつ
抵抗値の増大による電流駆動力の低下を防止できるよう
に構成されている。半導体領域９は、例えば1.3［μ
ｍ］プロセスで形成した場合、１×1018［atoms/cm3］
程度の不純物濃度で形成されている。
高不純物濃度の半導体領域13は、ゲート電極７の側壁
に選択的に形成された側壁絶縁膜（サイドウォールスペ
ーサ）10をマスクとして、ｎ型不純物（例えば、Ｐ又は
As）を導入することで形成する。半導体領域13は、後述
する情報蓄積用容量素子Ｃの電極12A、中間導電層12Bの
夫々から接続孔11を通して不純物を導入することで形成
される。つまり、半導体領域13は、側壁絶縁膜10に対し
て自己整合で形成される。半導体領域13は、例えば、１
×1020［atoms/cm3］程度の不純物濃度で形成されてい
る。
前記低不純物濃度の半導体領域９は、チャネル長方向
において、0.3［μｍ］程度以上の長さで形成されてい
る。これは、パンチスルーを防止し、高不純物濃度の半
導体領域13間（ソース領域−ドレイン領域間）の耐圧を
確保できるように構成されている。半導体領域９の長さ
は、実質的に、側壁絶縁膜10の長さ（ゲート電極７の側
面からその垂直方向の厚さ）で規定されるので、側壁絶
縁膜10は、0.3［μｍ］程度以上の長さで構成されてい
る。
前記情報蓄積用容量素子Ｃは、下層の電極12A、誘電
体膜14、上層の電極15を順次積層した、スタックドキャ
パシタ構造（STC構造）で構成されている。
電極12Aは、接続孔11を通して、MISFETQsの一方の半
導体領域13に接続されており、メモリセルＭ毎に設けら
れている。電極12Aは、情報蓄積用容量素子Ｃの情報と
なる電荷蓄積量を確保するために、ゲート電極７、ワー
ド線7Aの夫々の上部を覆うように（重なるように）構成
されている。電極12Aとゲート電極７、ワード線7Aの夫
々との電気的な分離は、ゲート電極７、ワード電極7Aの
夫々の上部に設けられた絶縁膜８で行われている。電極
12Aは、例えば、抵抗値を低減するｎ型不純物（例え
ば、Ｐ又はAs）が導入された多結晶シリコン膜で形成す
る。
誘電体膜14は、単層の酸化シリコン膜若しくは窒化シ
リコン膜、或はそれらの複合膜で形成されている。
電極15は、誘電体膜14を介在させて、電極12Aを覆う
ように構成されており、メモリセルアレイの夫々のメモ
リセルＭの電極15と一体に構成されている。電極15は、
電極12Aと同様に、例えば、多結晶シリコン膜で形成さ
れている。
前記MISFETQsの他方の半導体領域13には、中間導電層
12Bを介在させて、配線（データ線DL）23が接続されて
いる。
中間導電層12Bは、前記電極12Aと同一製造工程で形成
される。中間導電層12Bは、側壁絶縁膜10で規定される
接続孔11を通して半導体領域13に接続され、それ以外の
部分はゲート電極７の上部に延在している。中間導電層
12Bは、ゲート電極７に対して自己整合に半導体領域13
に接続されているので、配線（DL）23と半導体領域13と
の接続を実質的に自己整合的に行うことができる。
配線（DL）23は、層間絶縁膜21に形成された接続孔22
を通して中間導電層12Bに接続されている。配線23は、
第１層目の低抵抗配線材料、例えば、アルミニウム膜や
所定の添加物（Si,Cu）が含有されたアルミニウム膜で
形成する。
DRAMの周辺回路を構成するCMOSは、ウエル領域２の主
面に形成されたｎチャネルMISFETQnと、ウエル領域３の
主面に形成されたｐチャネルMISFETQpとで構成されてい
る。
ｎチャネルMISFETQnは、ウエル領域２、ゲート絶縁膜
６、ゲート電極７、ソース領域又はドレイン領域である
一対のｎ型半導体領域９及び一対のn+型半導体領域17で
構成されている。
低不純物濃度のｎ型半導体領域９は、前記メモリセル
のMISFETQsと同様に、LDD構造のMISFETQnを構成する。
半導体領域９は、メモリセルＭの半導体領域９と同一製
造工程で形成されるので、同様に、１×1018［atoms/cm
3］程度の不純物濃度で構成される。半導体領域９のチ
ャネル長方向の長さは、ゲート電極７の側壁に選択的に
形成された側壁絶縁膜16によって規定されている。側壁
絶縁膜16は、例えば前記メモリセルＭのMISFETQsと実質
的に同様になるように、チャネル長方向の長さを0.3
［μｍ］程度以上で構成している。
ｐチャネルMISFETQpは、ウエル領域３、ゲート電極
６、ゲート電極７、ソース領域及びドレイン領域である
一対のｐ型半導体領域18及び一対のp+型半導体領域20で
構成されている。
低不純物濃度のｐ型半導体領域18は、前記MISFETQnと
同様に、LDD構造のMISFETQpを構成する。半導体領域18
は、短チャネル効果によるしきい値電圧の低下を防止す
るために、例えば、１×1018［atoms/cm3］程度の不純
物濃度（ｐ型不純物濃度、例えば、Ｂ濃度）で構成され
ている。半導体領域18のチャネル長方向の長さは、MISF
ETQn（又はMISFETQs）の半導体領域９に比べて小さく構
成されている。つまり、側壁絶縁膜19は、MISFETQnの側
壁絶縁膜16（又はMISFETQsの側壁絶縁膜10）に比べて、
チャネル長方向の長さが小さく構成されている。1.3
［μｍ］プロセスの場合、側壁絶縁膜19は、0.3［μ
ｍ］よりも小さい寸法で構成されている。
このようにLDD構造を採用するCMOSにおいて、ｐチャ
ネルMISFETQpの側壁絶縁膜19を、ｎチャネルMISFETQnの
側壁絶縁膜16に比べて小さく構成することにより、MISF
ETQnの半導体領域（LDD部）９の寸法を長くし、半導体
領域17間（ソース領域−ドレイン領域間）を離隔するこ
とができるので、半導体領域17間の耐圧を確保すること
ができると共に、MISFETQpの半導体領域（LDD部）18の
寸法を短くし、半導体領域間（ソース領域−ドレイン領
域間）20の直列抵抗値を低減することができるので、電
流駆動力を向上することができる。
なお、ｐチャネルMISFETQp側にLDD構造を採用しない
場合（半導体領域18が存在せず、ソース領域及びドレイ
ン領域が半導体領域20のみで形成される場合）、少なく
とも、チャネル形成領域側のドレイン領域は、１×1018
［atoms/cm3］程度の不純物濃度で構成される。しか
も、このｐチャネルMISFETQpの実効チャネル長は、側壁
絶縁膜19で規定されるので、本発明はLDD構造を採用し
ないｐチャネルMISFETQpを有するCMOSにも適用すること
ができる。
MISFETQnの半導体領域17、MISFETQpの半導体領域20の
夫々には、接続孔22を通して配線23が接続されている。
さらに、所定の配線23には、配線26が接続されている。
配線26は、第２層目の低抵抗配線材料、例えば、配線23
と同一材料で形成されており、層間絶縁膜24に形成され
た接続孔25を通して配線23に接続されている。
次に、前述の半導体集積回路装置の製造方法につい
て、第２図乃至第11図（各製造工程毎に示す半導体集積
回路装置の要部断面図）を用いて簡単に説明する。
まず、p--型の半導体基板１を用意する。
次に、DRAMのメモリセルアレイ形成領域、周辺回路の
ｎチャネルMISFET形成領域の夫々の半導体基板１の主面
部に、選択的に、p-型ウエル領域２を形成する。そし
て、周辺回路のｐチャネルMISFET形成領域の半導体基板
１の主面部に、選択的に、n-型ウエル領域３を形成す
る。
次に、半導体素子形成領域間のウエル領域２及びウエ
ル領域３の主面部に、フィールド絶縁膜４を形成する。
このフィールド絶縁膜４を形成する工程と共に、半導体
素子形成領域間のウエル領域２の主面部に、ｐ型チャネ
ルストッパ領域５を形成する。
次に、半導体素子形成領域のウエル領域２、ウエル領
域３の夫々の主面部に、しきい値電圧調整用の不純物を
導入する。不純物としては、例えば、ｐ型不純物（例え
ば、Ｂ）を用いる。ウエル領域２とウエル領域３とでし
きい値電圧調整用の不純物の導入量を変える場合には、
厚さの異なるマスク（例えば、酸化シリコン膜，フォト
レジスト膜）を用いて不純物を導入すればよい。
次に、第２図に示すように、半導体素子形成領域のウ
エル領域２、ウエル領域３の夫々の主面上に、ゲート絶
縁膜６を形成する。ゲート絶縁膜６は、ウエル領域２又
は３の主面を熱酸化することで形成することができる。
また、ゲート絶縁膜６は、所定の誘電率を得るために、
熱酸化中又は熱酸化後に、アンモニア等の窒化化合物を
導入した熱処理（熱窒化）を行うことにより、酸化シリ
コン膜と窒化シリコン膜との複合膜で形成してもよい。
次に、第３図に示すように、MISFET形成領域のゲート
絶縁膜６上に、ゲート電極７及びその上部の絶縁膜８を
形成する。ゲート電極７はスパッタ又はCVDとスパッタ
により絶縁膜８はCVDにより、夫々基板上全面に形成
し、この後、所定の形状にエッチングされる。このゲー
ト電極７及び絶縁膜８を形成すると共に、同一製造工程
で所定のフィールド絶縁膜４上にワード線（WL）7A及び
その上部の絶縁膜８を形成する。ゲート電極７とその上
部の絶縁膜８、ワード線7Aとその上部の絶縁膜８の夫々
は、同一のエッチングマスクでエッチングする（重ね切
りする）。エッチングとしては、後工程で形成される側
壁絶縁膜の膜厚の制御性を高めるために、半導体基板１
の表面に対してゲート電極７の側面を垂直に加工できる
RIE等の異方性エッチングを用いる。
次に、不純物の導入による損傷が生じないように、少
なくともウエル領域２、ウエル領域３の夫々の主面に熱
酸化で薄い酸化シリコン膜（バッファ層）を形成する。
次に、第４図に示すようにメモリセルＭのMISFETQs形
成領域、CMOSのMISFETQn形成領域のウエル領域２の主面
部に、低不純物濃度のｎ型半導体領域９を選択的に形成
する。半導体領域９は、主に、ゲート電極７及びフィー
ルド絶縁膜４をマスクとして、ｎ型不純物をイオン打込
みで導入することで形成できる。この時、その他のMISF
ETQp形成領域は、例えばフォトレジストマスクで覆った
状態にある。
次に、第４図に示すように、CMOSのMISFETQp形成領域
のウエル領域３を主面部に、低不純物濃度のｐ型半導体
領域18を選択的に形成する。半導体領域18は、半導体領
域９と同様に、主に、ゲート電極７及びフィールド絶縁
膜４をマスクとして、ｐ型不純物をイオン打込みで導入
することで形成される。この時、その他のMISFETQn形成
領域は、例えばフォトレジストマスクで覆った状態にあ
る。
次に、第５図に示すように、絶縁膜８を介在させたゲ
ート電極７上を覆うように、半導体基板１の全面に、主
に、側壁絶縁膜（サイドウォールスペーサ）を形成する
ための絶縁膜10Aを形成する。絶縁膜10Aは、例えば、CV
Dで形成した酸化シリコン膜を用いる。絶縁膜10Aは、ゲ
ート電極７と略同様の膜厚、例えば、4000［Å］程度の
膜厚で形成する。また、絶縁膜10Aは、スパッタで形成
した酸化シリコン膜、CVDで形成した窒化シリコン膜で
形成してもよい。
次に、第６図に示すように、メモリセルＭ形成領域の
MISFETQsのゲート電極７の側壁に選択的に側壁絶縁膜10
を形成する。側壁絶縁膜10は、CMOS形成領域の絶縁膜10
A上を例えばフォトレジストマスク（図示せず）で覆っ
た状態で、メモリセルＭの絶縁膜10AにRIE等の異方性エ
ッチングを施すことで形成することができる。側壁絶縁
膜10は、前述のように、チャネル長方向の長さを0.3
［μｍ］程度以上で形成する。CMOS形成領域の絶縁膜10
Aは、積極的に残存するようにする。
側壁絶縁膜10を形成する工程により、同第６図に示す
ように、半導体領域９（ソース領域及びドレイン領域形
成領域）の主面上に、側壁絶縁膜10で規定された接続孔
11が形成される。接続孔11は、ゲート電極７に対して自
己整合で形成される側壁絶縁膜10で規定されるので、ゲ
ート電極７に対して自己整合で形成される。
次に、第７図に示すように、メモリセルＭ形成領域
に、選択的に、情報蓄積用容量素子Ｃの一方の電極12A
及び中間導電層12Bを形成する。電極12A及び中間導電層
12Bは、まず、半導体基板１の全面にCVDで多結晶シリコ
ン膜を形成し、その表面を熱酸化した後、ｎ型不純物
（例えば、Ｐ）を導入する。この後、例えばフォトレジ
ストマスクを用い、所定形状にエッチングすることによ
り、同第７図に示すように、電極12A及び中間導電層12B
を形成することができる。エッチングとしては、RIE等
の異方性エッチングを用いる。
電極12A、中間導電層12Bの夫々は、側壁絶縁膜10で規
定された接続孔11を通してMISFETQsのソース領域又はド
レイン領域の一部を構成する半導体領域９に接続され
る。電極12A及び中間導電層12Bに導入されたｎ型不純物
は、接続孔11を通して、半導体領域９に拡散されるよう
になっている。
CMOS形成領域においては、電極12A及び中間導電層12B
を形成する多結晶シリコン膜は、絶縁膜10A上にも形成
される。この絶縁膜10A上の多結晶シリコン膜は、電極1
2A、中間導電層12Bの夫々のパターンニング工程の際に
除去される。
このように、MISFETQn,Qp,Qsの夫々の形成領域のゲー
ト電極７上にCVDで絶縁膜10Aを形成し、前記メモリセル
ＭのMISFETQs形成領域の絶縁膜10Aで側壁絶縁膜10を形
成し、そして、CMOS形成領域に絶縁膜10Aを残存させた
状態で前記情報蓄積用容量素子Ｃの電極12A及び中間導
電層12Bを形成することにより、前記電極12A及び中間導
電層12Bを形成する際に、CMOS形成領域の絶縁膜10Aが保
護膜（耐エッチングマスク）として作用するので、MISF
ETQn,Qpの夫々の形成領域のウエル領域2,3表面の損傷
（エッチングダメージ）を防止することができる。
しかも、後述するが、CMOS形成領域に残存される絶縁
膜10Aは、主に、MISFETQn,Qsの夫々の側壁絶縁膜（16,1
9）を形成するためのものであるので、保護膜として作
用する絶縁膜10Aを形成する工程を実質的になくすこと
ができ、製造工程を低減することができる。
次に、情報蓄積用容量素子Ｃ形成領域において、電極
12Aの表面に選択的に誘電体膜14を形成する。
例えば、前述した電極12Aの表面の熱酸化膜を一担除
去した後、再度の熱酸化によりシリコン酸化膜を形成す
るか、あるいは直接シリコン窒化膜をCVDにより薄く形
成した後その表面を熱酸化する。
次に、第８図に示すように、メモリセルアレイ形成領
域において、誘電体膜14上でしかもMISFETQsの一方の半
導体領域（９）とデータ線との接続部を除く領域に、情
報蓄積用容量素子Ｃの他方の電極15を形成する。電極15
は、電極12と実質的に同様に、半導体基板１の全面にCV
Dで多結晶シリコン膜を形成し、この多結晶シリコン膜
に異方性エッチングを施すことにより形成することがで
きる。この工程により、メモリセルＭの情報蓄積用容量
素子Ｃが完成する。
つまり、CMOS形成領域に残存される絶縁膜10Aは、前
記電極12を形成する工程と同様に、情報蓄積用容量素子
Ｃの電極15を形成する際に、保護膜として作用するの
で、MISFETQn,Qpの夫々の形成領域のウエル領域2,3表面
の損傷を防止することができる。しかも、CMOS形成領域
に残存される絶縁膜10Aは、製造工程を増加しない。
次に、CMOSのｎチャネルMISFETQn形成領域において、
ゲート電極７の側壁に選択的に側壁絶縁膜16を形成す
る。そして、第９図に示すように、高不純物濃度のn+型
半導体領域17を形成する。
前記側壁絶縁膜16は、同第９図に点線で示すように、
MISFETQn形成領域が開口されたマスク（例えば、フォト
レジストマスク）を用い、絶縁膜10AにRIE等の異方性エ
ッチングを施し、この絶縁膜10Aで形成することができ
る。側壁絶縁膜16は、前述のように、チャネル長方向の
長さを0.3［μｍ］程度以上で形成する。
前記n+型半導体領域17は、側壁絶縁膜16を形成した同
一マスクを用い、ｎ型不純物をイオン打込みで導入する
ことにより形成することができる。半導体領域17のチャ
ネル形成領域側に導入される不純物は、側壁絶縁膜16で
規定される。また、ｎ型不純物の導入に際して、導入に
よるウエル領域２表面の損傷を低減するために、酸化シ
リコン膜のバッファ層を形成する場合は、耐熱性のマス
クを使用することが好ましい。半導体領域17を形成した
後には、マスクは除去される。
次に、CMOSのｐチャネルMISFETQp形成領域において、
ゲート電極７の側壁に選択的に側壁絶縁膜19を形成す
る。そして、第10図に示すように、高不純物濃度のp+型
半導体領域20を形成する。
前記側壁絶縁膜19は、同第10図に点線で示すように、
MISFETQp形成領域が開口されたマスク（例えば、フォト
レジストマスク）を用い、絶縁膜10AにRIE等の異方性エ
ッチングを施し、この絶縁膜10Aで形成することができ
る。側壁絶縁膜19は、前述のように、チャネル長方向の
長さを0.3［μｍ］よりも小さく形成する。
前記p+型半導体領域20は、側壁絶縁膜19を形成した同
一マスクを用い、ｐ型不純物をイオン打込みで導入する
ことにより形成することができる。半導体領域20のチャ
ネル形成領域側に導入される不純物は、側壁絶縁膜19で
規定される。また、ｐ型不純物の導入に際して、導入に
よるウエル領域３表面の損傷を低減するために、酸化シ
リコン膜のバッファ層を形成する場合は、耐熱性のマス
クを使用することが好ましい。半導体領域20を形成した
後には、マスクは除去される。
次に、同第10図に示すように、窒素ガス雰囲気中でア
ニールを施し、MISFETQsの半導体領域13、MISFETQnの半
導体領域17、MISFETQpの半導体領域20の夫々を引き伸し
拡散させる。この工程により、MISFETQsが完成しメモリ
セルＭが完成すると共に、MISFETQn及びQpが完成しCMOS
が完成する。
このように、CMOS形成領域において、MISFETQn、Qpの
夫々のゲート電極７上に絶縁膜10Aを形成し、MISFETQn
形成領域の絶縁膜10Aで側壁絶縁膜16を形成し、この
後、MISFETQp形成領域の絶縁膜10Aで側壁絶縁膜19を形
成することにより、同一工程で形成した絶縁膜10AでMIS
FETQnの側壁絶縁膜16、MISFETQpの側壁絶縁膜19を形成
するので、絶縁膜10Aを形成する工程を低減し、製造工
程を低減することができる。つまり、側壁絶縁膜16と19
は、一度の絶縁膜10Aの形成工程と、二度のエッチング
工程とで形成することができる。なお、本発明は、MISF
ETQpの側壁絶縁膜19を形成した後に、MISFETQnの側壁絶
縁膜16を形成してもよい。
また、CMOS形成領域において、MISFETQn、Qpの夫々の
形成領域のゲート電極７上に絶縁膜10Aを形成し、第９
図に点線で示す第１マスクを用いてMISFETQn形成領域の
絶縁膜10Aで側壁絶縁膜16を形成し、同一の第１マスク
を用いて半導体領域17（ソース領域及びドレイン領域）
を形成し、この後、第10図に点線で示す第２マスクを用
いてMISFETQp形成領域の絶縁膜10Aで側壁絶縁膜19を形
成し、同一の第２マスクを用いて半導体領域20（ソース
領域及びドレイン領域）を形成することにより、MISFET
Qnの側壁絶縁膜16を形成する第１マスクで半導体領域17
を形成し、MISFETQpの側壁絶縁膜19を形成する第２マス
クで半導体領域20を形成することができるので、半導体
領域17及び20を形成するマスク形成工程を低減し、製造
工程を低減することができる。なお、本発明は、MISFET
Qpの側壁絶縁膜19及び半導体領域20を形成した後に、MI
SFETQnの側壁絶縁膜16及び半導体領域17を形成してもよ
い。
また、メモリセル形成領域及びCMOS形成領域におい
て、MISFETQn、Qp、Qsの夫々の形成領域のゲート電極７
上に絶縁膜10Aを形成し、メモリセルＭのMISFETQs形成
領域の絶縁膜10Aで側壁絶縁膜10を形成し、CMOSのMISFE
TQn形成領域の絶縁膜10Aで側壁絶縁膜16を形成し、この
後、MISFETQp形成領域の絶縁膜10Aで側壁絶縁膜19を形
成することにより、同一工程で形成した絶縁膜10AでMIS
FETQn、Qp、Qsの夫々の側壁絶縁膜16、19、10を形成す
るので、絶縁膜10Aを形成する工程を低減し、製造工程
を低減することができる。なお、本発明は、メモリセル
ＭのMISFETQsの側壁絶縁膜10を、MISFETQnの側壁絶縁膜
16を形成した後、或はMISFETQpの側壁絶縁膜19を形成し
た後に形成してもよい。
また、メモリセル形成領域及びCMOS形成領域におい
て、MISFETQn、Qp、Qsの夫々の形成領域のゲート電極７
上に絶縁膜10Aを形成し、MISFETQs形成領域の絶縁膜10A
で側壁絶縁膜10を形成し、この後、メモリセルＭの情報
蓄積用容量素子Ｃの電極12A又は電極15を形成し、MISFE
TQn形成領域の絶縁膜10Aで側壁絶縁膜16を形成し、この
後、MISFETQp形成領域の絶縁膜10Aで側壁絶縁膜19を形
成することにより、情報蓄積用容量素子Ｃの電極12A又
は電極15を形成する際に、MISFETQn、Qpの夫々の形成領
域の絶縁膜10Aが保護膜として作用するので、MISFETQn
形成領域のウエル領域２表面、MISFETQp形成領域のウエ
ル領域３表面の損傷を防止することができる。しかも、
CMOS形成領域に形成された保護膜として作用する絶縁膜
10Aは、前述のように、側壁絶縁膜16及び19を形成する
ためのものであり、製造工程を低減することができる。
次に、半導体基板１全面を覆う例えばフォスフォシリ
ケートガラス（PSG）からなる層間絶縁膜21をCVDにより
形成し、この後、層間絶縁膜21に接続孔22を形成する。
そして、第11図に示すように、アルミニウムからなる配
線23をスパッタにより形成する。
次に、半導体基板１全面に覆うPSG膜からなる層間絶
縁膜24をCVDにより形成し、この後、層間絶縁膜24に接
続孔25を形成する。そして、前記第１図に示すように、
アルミニウムからなる配線26をスパッタにより形成す
る。この後、図示しない最終保護膜が形成される。これ
ら一連の製造工程を施すことにより、本実施例のCMOS及
びDRAMを有する半導体集積回路装置が製造される。
なお、本発明は、低不純物濃度の半導体領域９（LDD
部）下に高不純物濃度のp+型半導体領域を設けたｎチャ
ネルMISFETQn所謂ｐポケット構造のｎチャネルMISFETの
CMOSを有する半導体集積回路装置に適用することができ
る。
また、本発明は、スタックドキャパシタ構造の情報蓄
積用容量素子に限定されず、細孔を利用した情報蓄積用
容量素子や一般的に広く使用されるMOS構造の情報蓄積
用容量素子で構成されるメモリセルのDRAMを有する半導
体集積回路装置に適用することができる。
以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。
例えば、本発明は、DRAMを有していない、CMOSを有す
る半導体集積回路装置に適用することができる。
また、本発明は、MISFETでメモリセルを構成するマス
クROM,EPROM,EEPROM等とCMOSとを有する半導体集積回路
装置に適用することができる。
〔発明の効果〕
本願において開示される発明のうち、代表的なものに
よって得ることができる効果を簡単に説明すれば、下記
のとおりである。
LDD構造を採用するCMOSを有する半導体集積回路装置
において、ｎチャネルMISFETの耐圧を確保すると共に、
ｐチャネルMISFETの電流駆動力を向上することができ
る。
また、LDD構造の側壁絶縁膜を形成する絶縁膜形成工
程を低減することができる。
また、LDD構造の側壁絶縁膜を形成するエッチングの
マスク形成工程を低減することができる。
また、LDD構造を採用するCMOSを有し、かつ記憶機能
を有する半導体集積回路装置において、LDD構造の側壁
絶縁膜を形成する絶縁膜形成工程を低減することができ
る。
また、記憶機能を形成する際に、CMOS形成領域に損傷
を生じさせず、しかもそのための製造工程を低減するこ
とができる。
【図面の簡単な説明】
第１図は、本発明の一実施例である半導体集積回路装置
を示す要部断面図、 第２図乃至第11図は、前記半導体集積回路装置を各製造
工程毎に示す要部断面図である。 図中、１……半導体基板、2,3……ウエル領域、７……
ゲート電極、7A,WL……ワード線、9,13,17,18,20……半
導体領域、10,16,19……側壁絶縁膜、10A……絶縁膜、1
2A,15……電極、14……誘電体膜、12B……中間導電層、
23,26……配線、Ｍ……メモリセル、Qs,Qn,Qp……MISFE
T、Ｃ……情報蓄積用容量素子である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板主面にｐチャネルMISFETとｎチ
    ャネルMISFETとを有し、それらｐチャネルMISFET及びｎ
    チャネルMISFETのそれぞれは、ゲート電極の側壁にシリ
    コンを含む物質より成る側壁絶縁膜が選択的に設けら
    れ、かつLDD構造のソース領域又はドレイン領域を構成
    して成る半導体集積回路装置であって、 前記ｐチャネルMISFETのチャネル長方向の側壁絶縁膜の
    寸法が、前記ｎチャネルMISFETのチャネル長方向の側壁
    絶縁膜の寸法よりも小さく構成されていることを特徴と
    する半導体集積回路装置。
  2. 【請求項２】前記側壁絶縁膜はCVDで形成した酸化シリ
    コン膜、スパッタ形成した酸化シリコン膜又はCVDで形
    成した窒化シリコン膜のいずれか一つが選択され、異方
    性エッチングにより形成されて成ることを特徴とする特
    許請求の範囲第１項に記載の半導体集積回路装置。
  3. 【請求項３】以下の工程から成るDRAMを有した半導体集
    積回路装置の製造方法。 （１）半導体基体主面にｐウエル及びｎウエルを形成す
    る工程、 （２）前記ｐウエル主面にメモリセルのためのｎチャネ
    ルMISFETのゲート電極を、前記ｎウエル主面にｐチャネ
    ルMISFETのゲート電極をそれぞれ形成する工程、 （３）前記ｎチャネルMISFETのゲート電極に規定された
    ｎ型第１領域を前記ｐウエル内に形成し、前記ｐチャネ
    ルMISFETのゲート電極に規定されたｐ型第１領域を前記
    ｎウエル内に形成する工程、 （４）前記ｎチャネルMISFETのゲート電極の側壁にシリ
    コンを含む物質より成る側壁絶縁膜を選択的に設ける工
    程、 （５）上記ｎチャネルMISFETのゲート電極に一部が重な
    るように上記ｐウエルの上部に、メモリセルのための情
    報蓄積用容量素子を形成する工程、 （６）しかる後、ｐチャネルMISFETのゲート電極の側壁
    に前記ｎチャネルMISFETのゲート電極の側壁に設けられ
    た側壁絶縁膜よりもチャネル長方向の側壁絶縁膜の寸法
    を小さくしたシリコンを含む物質より成る側壁絶縁膜を
    選択的に設ける工程、 （７）前記ｎウエル主面に前記側壁絶縁膜に規定された
    前記ｐ型第１領域よりも高濃度を有するｐ型の第２領域
    を形成する工程。
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