JP2003332458A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003332458A JP2003332458A JP2002133772A JP2002133772A JP2003332458A JP 2003332458 A JP2003332458 A JP 2003332458A JP 2002133772 A JP2002133772 A JP 2002133772A JP 2002133772 A JP2002133772 A JP 2002133772A JP 2003332458 A JP2003332458 A JP 2003332458A
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Abstract
(57)【要約】
【課題】 メモリとロジックとを混載した半導体装置に
関し、メモリセルトランジスタ及び周辺回路トランジス
タのしきい値電圧を同時に最適化しうる半導体装置及び
その製造方法を提供する。 【解決手段】 半導体基板１０上に形成されたゲート絶
縁膜２６と、ゲート絶縁膜２６上に形成されたＰ型Ｓｉ
Ｇｅ膜２８を含むゲート電極４０Pを有するＰ型ＭＩＳ
トランジスタと、半導体基板１０上に形成されたゲート
絶縁膜２６と、ゲート絶縁膜２６上に形成されたＮ型Ｓ
ｉＧｅ膜２８を含むゲート電極４０Nを有するＮ型ＭＩ
Ｓトランジスタと、半導体基板１０上に形成されたゲー
ト絶縁膜２６と、ゲート絶縁膜２６上に形成されたＰ型
ＳｉＧｅ膜２８を含むゲート電極４０MCを有するＮ型Ｍ
ＩＳトランジスタとを有する。
関し、メモリセルトランジスタ及び周辺回路トランジス
タのしきい値電圧を同時に最適化しうる半導体装置及び
その製造方法を提供する。 【解決手段】 半導体基板１０上に形成されたゲート絶
縁膜２６と、ゲート絶縁膜２６上に形成されたＰ型Ｓｉ
Ｇｅ膜２８を含むゲート電極４０Pを有するＰ型ＭＩＳ
トランジスタと、半導体基板１０上に形成されたゲート
絶縁膜２６と、ゲート絶縁膜２６上に形成されたＮ型Ｓ
ｉＧｅ膜２８を含むゲート電極４０Nを有するＮ型ＭＩ
Ｓトランジスタと、半導体基板１０上に形成されたゲー
ト絶縁膜２６と、ゲート絶縁膜２６上に形成されたＰ型
ＳｉＧｅ膜２８を含むゲート電極４０MCを有するＮ型Ｍ
ＩＳトランジスタとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、メモリとロジックとを混載し
た半導体装置に好適な半導体装置の構造及びその製造方
法に関する。
の製造方法に係り、特に、メモリとロジックとを混載し
た半導体装置に好適な半導体装置の構造及びその製造方
法に関する。
【０００２】
【従来の技術】最先端のＤＲＡＭプロセスやＤＲＡＭ／
ロジック混載プロセスにおいては、周辺回路用トランジ
スタの性能向上のためにデュアルワークファンクション
（ＤＷＦ：Dual Work Function）プロセスが用いられる
ようになってきている。デュアルワークファンクション
プロセスとは、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳト
ランジスタのゲート電極を構成する材料として、互いに
異なるワークファンクションを有する材料を用いる技術
である。例えばポリサイドゲート構造やポリメタルゲー
ト構造を有するＭＩＳトランジスタでは、Ｐ型ＭＩＳト
ランジスタにはＰ +ポリシリコンが、Ｎ型ＭＩＳトラン
ジスタにはＮ+ポリシリコンが用いられる。
ロジック混載プロセスにおいては、周辺回路用トランジ
スタの性能向上のためにデュアルワークファンクション
（ＤＷＦ：Dual Work Function）プロセスが用いられる
ようになってきている。デュアルワークファンクション
プロセスとは、Ｐ型ＭＩＳトランジスタとＮ型ＭＩＳト
ランジスタのゲート電極を構成する材料として、互いに
異なるワークファンクションを有する材料を用いる技術
である。例えばポリサイドゲート構造やポリメタルゲー
ト構造を有するＭＩＳトランジスタでは、Ｐ型ＭＩＳト
ランジスタにはＰ +ポリシリコンが、Ｎ型ＭＩＳトラン
ジスタにはＮ+ポリシリコンが用いられる。
【０００３】通常、Ｐ+ポリシリコンにはドーパントと
してボロン（Ｂ）が広く用いられているが、ボロンの拡
散定数が大きいため、後工程の熱処理でゲート電極中の
ボロンがゲート絶縁膜を通してチャネル領域のシリコン
基板に拡散する、いわゆるボロンの突き抜けが問題とな
る。殊に、キャパシタの形成に高温の熱処理が必要なＤ
ＲＡＭプロセスでは、ボロンの突き抜けは顕著である。
このため、ゲート絶縁膜としては窒素濃度の高いシリコ
ン窒化酸化膜を用いてボロンの拡散を防止せざるを得
ず、フラットバンド電圧の変化によりメモリセルトラン
ジスタのしきい値電圧が低下してしまう。このしきい値
の低下を補うためにはメモリセルトランジスタのチャネ
ル注入量を増やす必要があるが、チャネル注入量の増加
は基板ダメージや接合電界の増加を引き起こし、ひいて
は接合リーク電流やトランジスタ特性の劣化及びばらつ
きの増大をもたらす原因となる。
してボロン（Ｂ）が広く用いられているが、ボロンの拡
散定数が大きいため、後工程の熱処理でゲート電極中の
ボロンがゲート絶縁膜を通してチャネル領域のシリコン
基板に拡散する、いわゆるボロンの突き抜けが問題とな
る。殊に、キャパシタの形成に高温の熱処理が必要なＤ
ＲＡＭプロセスでは、ボロンの突き抜けは顕著である。
このため、ゲート絶縁膜としては窒素濃度の高いシリコ
ン窒化酸化膜を用いてボロンの拡散を防止せざるを得
ず、フラットバンド電圧の変化によりメモリセルトラン
ジスタのしきい値電圧が低下してしまう。このしきい値
の低下を補うためにはメモリセルトランジスタのチャネ
ル注入量を増やす必要があるが、チャネル注入量の増加
は基板ダメージや接合電界の増加を引き起こし、ひいて
は接合リーク電流やトランジスタ特性の劣化及びばらつ
きの増大をもたらす原因となる。
【０００４】このような課題を解決するために、特開２
０００−１８３３１３号公報には、すべてのＭＩＳトラ
ンジスタのゲートにＰ型のＳｉＧｅを用いることが提案
されている。そして、Ｐ型ＳｉＧｅの仕事関数をＮ型シ
リコンとＰ型シリコンとのほぼ中間（ミッドギャップ）
に設定することで、シリコン基板の不純物濃度を抑えつ
つ、各トランジスタのしきい値電圧を高めている。した
がって、特開２０００−１８３３１３号公報に記載の方
法によれば、ゲート絶縁膜にシリコン窒化酸化膜を用い
る場合であっても、チャネル注入量が減少でき、オフ時
のリーク電流を低減することができる。
０００−１８３３１３号公報には、すべてのＭＩＳトラ
ンジスタのゲートにＰ型のＳｉＧｅを用いることが提案
されている。そして、Ｐ型ＳｉＧｅの仕事関数をＮ型シ
リコンとＰ型シリコンとのほぼ中間（ミッドギャップ）
に設定することで、シリコン基板の不純物濃度を抑えつ
つ、各トランジスタのしきい値電圧を高めている。した
がって、特開２０００−１８３３１３号公報に記載の方
法によれば、ゲート絶縁膜にシリコン窒化酸化膜を用い
る場合であっても、チャネル注入量が減少でき、オフ時
のリーク電流を低減することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、Ｐ型Ｓ
ｉＧｅをすべてのＭＩＳトランジスタのゲートに用いる
と、メモリセルトランジスタのみならず、周辺回路のＮ
型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのし
きい値電圧をも増加してしまう。特に、Ｐ型ＳｉＧｅを
周辺回路のＮ型ＭＩＳトランジスタに用いるとしきい値
電圧が高くなりすぎるため、今後、トランジスタの微細
化や低電圧化を進めることが困難であった。
ｉＧｅをすべてのＭＩＳトランジスタのゲートに用いる
と、メモリセルトランジスタのみならず、周辺回路のＮ
型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのし
きい値電圧をも増加してしまう。特に、Ｐ型ＳｉＧｅを
周辺回路のＮ型ＭＩＳトランジスタに用いるとしきい値
電圧が高くなりすぎるため、今後、トランジスタの微細
化や低電圧化を進めることが困難であった。
【０００６】本発明の目的は、メモリセルトランジスタ
及び周辺回路用トランジスタのすべてにおいて望ましい
しきい値電圧を実現しうる半導体装置及びその製造方法
を提供することにある。
及び周辺回路用トランジスタのすべてにおいて望ましい
しきい値電圧を実現しうる半導体装置及びその製造方法
を提供することにある。
【０００７】
【課題を解決するための手段】上記目的は、半導体基板
の第１の領域に形成され、前記半導体基板上に形成され
た第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に
形成されたＰ型ＳｉＧｅ膜を含む第１のゲート電極を有
するＰ型ＭＩＳトランジスタと、前記半導体基板の第２
の領域に形成され、前記半導体基板上に形成された第２
のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成さ
れたＮ型ＳｉＧｅ膜を含む第２のゲート電極を有する第
１のＮ型ＭＩＳトランジスタとを有することを特徴とす
る半導体装置によって達成される。
の第１の領域に形成され、前記半導体基板上に形成され
た第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に
形成されたＰ型ＳｉＧｅ膜を含む第１のゲート電極を有
するＰ型ＭＩＳトランジスタと、前記半導体基板の第２
の領域に形成され、前記半導体基板上に形成された第２
のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成さ
れたＮ型ＳｉＧｅ膜を含む第２のゲート電極を有する第
１のＮ型ＭＩＳトランジスタとを有することを特徴とす
る半導体装置によって達成される。
【０００８】また、上記の半導体装置において、前記半
導体基板の第３の領域に形成され、前記半導体基板上に
形成された第３のゲート絶縁膜と、前記第３のゲート絶
縁膜上に形成されたＰ型ＳｉＧｅ膜を含む第３のゲート
電極を有する第２のＮ型ＭＩＳトランジスタを更に有す
るようにしてもよい。
導体基板の第３の領域に形成され、前記半導体基板上に
形成された第３のゲート絶縁膜と、前記第３のゲート絶
縁膜上に形成されたＰ型ＳｉＧｅ膜を含む第３のゲート
電極を有する第２のＮ型ＭＩＳトランジスタを更に有す
るようにしてもよい。
【０００９】また、上記目的は、半導体基板上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１
の領域の導電型がＰ型で第２の領域の導電型がＮ型であ
るＳｉＧｅ膜を形成する工程と、前記ＳｉＧｅ膜をパタ
ーニングし、前記第１の領域にＰ型のＳｉＧｅ膜を有す
るＰ型ＭＩＳトランジスタのゲート電極を、前記第２の
領域にＮ型のＳｉＧｅ膜を有する第１のＮ型ＭＩＳトラ
ンジスタのゲート電極を形成する工程とを有することを
特徴とする半導体装置の製造方法によっても達成され
る。
絶縁膜を形成する工程と、前記ゲート絶縁膜上に、第１
の領域の導電型がＰ型で第２の領域の導電型がＮ型であ
るＳｉＧｅ膜を形成する工程と、前記ＳｉＧｅ膜をパタ
ーニングし、前記第１の領域にＰ型のＳｉＧｅ膜を有す
るＰ型ＭＩＳトランジスタのゲート電極を、前記第２の
領域にＮ型のＳｉＧｅ膜を有する第１のＮ型ＭＩＳトラ
ンジスタのゲート電極を形成する工程とを有することを
特徴とする半導体装置の製造方法によっても達成され
る。
【００１０】また、上記の半導体装置の製造方法におい
て、前記ＳｉＧｅ膜を形成する工程では、第３の領域の
導電型がＰ型である前記ＳｉＧｅ膜を形成し、前記Ｓｉ
Ｇｅ膜をパターニングする工程では、前記第３の領域に
Ｐ型のＳｉＧｅ膜を有する第２のＮ型ＭＩＳトランジス
タのゲート電極を更に形成するようにしてもよい。
て、前記ＳｉＧｅ膜を形成する工程では、第３の領域の
導電型がＰ型である前記ＳｉＧｅ膜を形成し、前記Ｓｉ
Ｇｅ膜をパターニングする工程では、前記第３の領域に
Ｐ型のＳｉＧｅ膜を有する第２のＮ型ＭＩＳトランジス
タのゲート電極を更に形成するようにしてもよい。
【００１１】
【発明の実施の形態】本発明の一実施形態による半導体
装置及びその製造方法について図１乃至図８を用いて説
明する。
装置及びその製造方法について図１乃至図８を用いて説
明する。
【００１２】図１は本実施形態による半導体装置の構造
を示す概略断面図、図２は本実施形態による半導体装置
の動作を説明するエネルギーバンド図、図３乃至図８は
本実施形態による半導体装置の製造方法を示す工程断面
図である。
を示す概略断面図、図２は本実施形態による半導体装置
の動作を説明するエネルギーバンド図、図３乃至図８は
本実施形態による半導体装置の製造方法を示す工程断面
図である。
【００１３】はじめに、本実施形態による半導体装置の
構造について図１及び図２を用いて説明する。
構造について図１及び図２を用いて説明する。
【００１４】Ｐ型のシリコン基板１０の主表面には、素
子領域を画定する素子分離膜１２が形成されている。シ
リコン基板１０には、メモリセル領域１４、周辺回路の
Ｎ型トランジスタ形成領域１６及び周辺回路のＰ型トラ
ンジスタ形成領域１８が設けられており、各領域のシリ
コン基板１０内には、Ｐウェル２０、Ｐウェル２２、Ｎ
ウェル２４が、それぞれ形成されている。
子領域を画定する素子分離膜１２が形成されている。シ
リコン基板１０には、メモリセル領域１４、周辺回路の
Ｎ型トランジスタ形成領域１６及び周辺回路のＰ型トラ
ンジスタ形成領域１８が設けられており、各領域のシリ
コン基板１０内には、Ｐウェル２０、Ｐウェル２２、Ｎ
ウェル２４が、それぞれ形成されている。
【００１５】メモリセル領域１４には、Ｐ型のＳｉＧｅ
膜２８と窒化タングステン膜３４とタングステン膜３６
とが積層されてなるポリメタルゲート構造のゲート電極
４０ MCと、ソース／ドレイン拡散層５６とを有するメモ
リセルトランジスタが形成されている。
膜２８と窒化タングステン膜３４とタングステン膜３６
とが積層されてなるポリメタルゲート構造のゲート電極
４０ MCと、ソース／ドレイン拡散層５６とを有するメモ
リセルトランジスタが形成されている。
【００１６】Ｎ型トランジスタ形成領域１６には、Ｎ型
のＳｉＧｅ膜２８と窒化タングステン膜３４とタングス
テン膜３６とが積層されてなるポリメタルゲート構造の
ゲート電極４０Nと、ソース／ドレイン拡散層５８とを
有する周辺回路用のＮ型ＭＩＳトランジスタが形成され
ている。
のＳｉＧｅ膜２８と窒化タングステン膜３４とタングス
テン膜３６とが積層されてなるポリメタルゲート構造の
ゲート電極４０Nと、ソース／ドレイン拡散層５８とを
有する周辺回路用のＮ型ＭＩＳトランジスタが形成され
ている。
【００１７】Ｐ型トランジスタ形成領域１８には、Ｐ型
のＳｉＧｅ膜２８と窒化タングステン膜３４とタングス
テン膜３６とが積層されてなるポリメタルゲート構造の
ゲート電極４０Pと、ソース／ドレイン拡散層６０とを
有する周辺回路用のＰ型ＭＩＳトランジスタが形成され
ている。
のＳｉＧｅ膜２８と窒化タングステン膜３４とタングス
テン膜３６とが積層されてなるポリメタルゲート構造の
ゲート電極４０Pと、ソース／ドレイン拡散層６０とを
有する周辺回路用のＰ型ＭＩＳトランジスタが形成され
ている。
【００１８】このように、本実施形態による半導体装置
は、メモリセルトランジスタのゲート電極４０MC及び周
辺回路のＰ型ＭＩＳトランジスタのゲート電極４０Pに
Ｐ型ＳｉＧｅを、周辺回路のＮ型ＭＩＳトランジスタの
ゲート電極４０NにＮ型ＳｉＧｅを、それぞれ用いてい
ることに主たる特徴がある。
は、メモリセルトランジスタのゲート電極４０MC及び周
辺回路のＰ型ＭＩＳトランジスタのゲート電極４０Pに
Ｐ型ＳｉＧｅを、周辺回路のＮ型ＭＩＳトランジスタの
ゲート電極４０NにＮ型ＳｉＧｅを、それぞれ用いてい
ることに主たる特徴がある。
【００１９】次に、本発明による半導体装置の効果につ
いて図２を用いて説明する。なお、図２（ａ）はゲート
電極にＰ型ＳｉＧｅを用いた場合のＭＩＳ構造のエネル
ギーバンド図を、図２（ｂ）はゲート電極にＮ型ＳｉＧ
ｅを用いた場合のＭＩＳ構造のエネルギーバンド図を、
それぞれ示している。
いて図２を用いて説明する。なお、図２（ａ）はゲート
電極にＰ型ＳｉＧｅを用いた場合のＭＩＳ構造のエネル
ギーバンド図を、図２（ｂ）はゲート電極にＮ型ＳｉＧ
ｅを用いた場合のＭＩＳ構造のエネルギーバンド図を、
それぞれ示している。
【００２０】ＳｉＧｅの伝導帯下端のエネルギー準位
（ＥC）は、シリコンの伝導帯下端のエネルギー準位と
ほぼ一致している。また、ＳｉＧｅは、組成比（Ｇｅ濃
度）を調整することにより、エネルギーバンドギャップ
を変化することができる。このとき、ＳｉＧｅの伝導帯
下端のエネルギー準位はほとんど変動せず、価電子帯上
端のエネルギー準位（ＥV）が変動することにより、エ
ネルギーバンドギャップが変化する（ＳｉＧｅの電気特
性に関しては、例えば、Tsu-Jae King et al., IEEE Tr
ans. Electron Devices, vol.41, pp.228-232 (1995)を
参照）。
（ＥC）は、シリコンの伝導帯下端のエネルギー準位と
ほぼ一致している。また、ＳｉＧｅは、組成比（Ｇｅ濃
度）を調整することにより、エネルギーバンドギャップ
を変化することができる。このとき、ＳｉＧｅの伝導帯
下端のエネルギー準位はほとんど変動せず、価電子帯上
端のエネルギー準位（ＥV）が変動することにより、エ
ネルギーバンドギャップが変化する（ＳｉＧｅの電気特
性に関しては、例えば、Tsu-Jae King et al., IEEE Tr
ans. Electron Devices, vol.41, pp.228-232 (1995)を
参照）。
【００２１】このため、ゲート電極にＰ型ＳｉＧｅを用
いた場合、図２（ａ）に示すように、ＳｉＧｅの価電子
帯上端のエネルギー準位、すなわちフェルミ準位は、シ
リコンの価電子帯上端のエネルギー準位とシリコンの禁
制帯中心（ミッドギャップ）のエネルギー準位との間に
位置することになる。したがって、Ｐ型ＳｉＧｅをＮ型
のメモリセルトランジスタのゲート電極に用いることに
より、Ｎ+ポリシリコンを用いる場合と比較して、しき
い値電圧を高めることができる。
いた場合、図２（ａ）に示すように、ＳｉＧｅの価電子
帯上端のエネルギー準位、すなわちフェルミ準位は、シ
リコンの価電子帯上端のエネルギー準位とシリコンの禁
制帯中心（ミッドギャップ）のエネルギー準位との間に
位置することになる。したがって、Ｐ型ＳｉＧｅをＮ型
のメモリセルトランジスタのゲート電極に用いることに
より、Ｎ+ポリシリコンを用いる場合と比較して、しき
い値電圧を高めることができる。
【００２２】一方、周辺回路のＰ型ＭＩＳトランジスタ
のゲートに同様のＰ型ＳｉＧｅを用いた場合、Ｐ+ポリ
シリコンを用いる場合と比較してしきい値電圧が増加す
ることとなる。しかしながら、Ｐ型ＳｉＧｅの組成比を
調節し、フェルミ準位（Ｅf）が、シリコンのミッドギ
ャップのエネルギー準位よりも価電子帯側に近くなるよ
うに設定することで、しきい値電圧の増加を抑えること
ができる。
のゲートに同様のＰ型ＳｉＧｅを用いた場合、Ｐ+ポリ
シリコンを用いる場合と比較してしきい値電圧が増加す
ることとなる。しかしながら、Ｐ型ＳｉＧｅの組成比を
調節し、フェルミ準位（Ｅf）が、シリコンのミッドギ
ャップのエネルギー準位よりも価電子帯側に近くなるよ
うに設定することで、しきい値電圧の増加を抑えること
ができる。
【００２３】したがって、メモリセルトランジスタのし
きい値電圧の増加分とＰ型ＭＩＳトランジスタのしきい
値電圧の低減分とを比較考量し、Ｐ型ＳｉＧｅの価電子
帯上端のエネルギー準位、つまりはＳｉＧｅの組成比を
適宜調整することにより、メモリセルトランジスタ及び
Ｐ型ＭＩＳトランジスタの双方を好ましいしきい値電圧
に制御することができる。
きい値電圧の増加分とＰ型ＭＩＳトランジスタのしきい
値電圧の低減分とを比較考量し、Ｐ型ＳｉＧｅの価電子
帯上端のエネルギー準位、つまりはＳｉＧｅの組成比を
適宜調整することにより、メモリセルトランジスタ及び
Ｐ型ＭＩＳトランジスタの双方を好ましいしきい値電圧
に制御することができる。
【００２４】一方、Ｐ型ＳｉＧｅを周辺回路のＮ型ＭＩ
Ｓトランジスタのゲートに用いたのでは、しきい値電圧
が高くなりすぎて好ましくない。そこで、本発明による
半導体装置では、Ｎ型ＭＩＳトランジスタのゲートには
Ｎ型ＳｉＧｅを用いる。前述の通り、ＳｉＧｅの伝導帯
下端のエネルギー準位はシリコンの伝導帯下端のエネル
ギー準位とほぼ一致する。また、ＳｉＧｅの組成比を変
化しても、ＳｉＧｅの伝導帯下端のエネルギー準位はほ
とんど変動しない（図２（ｂ）参照）。したがって、メ
モリセルトランジスタ及びＰ型ＭＩＳトランジスタのし
きい値電圧を制御すべく、ＳｉＧｅの組成比を変化した
場合であっても、Ｎ型ＭＩＳトランジスタのしきい値電
圧はほとんど影響を受けず、Ｎ+ポリシリコンを用いた
場合とほぼ等しい値に制御することができる。
Ｓトランジスタのゲートに用いたのでは、しきい値電圧
が高くなりすぎて好ましくない。そこで、本発明による
半導体装置では、Ｎ型ＭＩＳトランジスタのゲートには
Ｎ型ＳｉＧｅを用いる。前述の通り、ＳｉＧｅの伝導帯
下端のエネルギー準位はシリコンの伝導帯下端のエネル
ギー準位とほぼ一致する。また、ＳｉＧｅの組成比を変
化しても、ＳｉＧｅの伝導帯下端のエネルギー準位はほ
とんど変動しない（図２（ｂ）参照）。したがって、メ
モリセルトランジスタ及びＰ型ＭＩＳトランジスタのし
きい値電圧を制御すべく、ＳｉＧｅの組成比を変化した
場合であっても、Ｎ型ＭＩＳトランジスタのしきい値電
圧はほとんど影響を受けず、Ｎ+ポリシリコンを用いた
場合とほぼ等しい値に制御することができる。
【００２５】このように、メモリセルトランジスタのゲ
ート電極４０MC及び周辺回路のＰ型ＭＩＳトランジスタ
のゲート電極４０PにＰ型ＳｉＧｅを、周辺回路のＮ型
ＭＩＳトランジスタのゲート電極４０NにＮ型ＳｉＧｅ
を、それぞれ用いることにより、メモリセルトランジス
タのしきい値を高めてセル部へのチャネル注入量を減ら
せる一方で、周辺回路用トランジスタのしきい値電圧を
容易に低くすることができる。したがって、メモリセル
部での接合リークの抑制によるＤＲＡＭのリテンション
特性の改善と、周辺回路の高速化とを同時に達成でき
る。
ート電極４０MC及び周辺回路のＰ型ＭＩＳトランジスタ
のゲート電極４０PにＰ型ＳｉＧｅを、周辺回路のＮ型
ＭＩＳトランジスタのゲート電極４０NにＮ型ＳｉＧｅ
を、それぞれ用いることにより、メモリセルトランジス
タのしきい値を高めてセル部へのチャネル注入量を減ら
せる一方で、周辺回路用トランジスタのしきい値電圧を
容易に低くすることができる。したがって、メモリセル
部での接合リークの抑制によるＤＲＡＭのリテンション
特性の改善と、周辺回路の高速化とを同時に達成でき
る。
【００２６】ＳｉＧｅ中のＧｅの組成比を例えば０．２
５とすることにより、ＳｉＧｅのエネルギーバンドギャ
ップは約０．９ｅＶとなる。このＳｉＧｅを用いて典型
的なＭＩＳトランジスタを構成した場合、メモリセルト
ランジスタのしきい値電圧を例えば０．３Ｖ、周辺回路
のＮ型ＭＩＳトランジスタのしきい値電圧を例えば０．
７Ｖ、周辺回路のＰ型ＭＩＳトランジスタのしきい値電
圧を例えば−０．３Ｖに設定することができる。
５とすることにより、ＳｉＧｅのエネルギーバンドギャ
ップは約０．９ｅＶとなる。このＳｉＧｅを用いて典型
的なＭＩＳトランジスタを構成した場合、メモリセルト
ランジスタのしきい値電圧を例えば０．３Ｖ、周辺回路
のＮ型ＭＩＳトランジスタのしきい値電圧を例えば０．
７Ｖ、周辺回路のＰ型ＭＩＳトランジスタのしきい値電
圧を例えば−０．３Ｖに設定することができる。
【００２７】次に、本実施形態による半導体装置の製造
方法について図３乃至図８を用いて説明する。
方法について図３乃至図８を用いて説明する。
【００２８】まず、Ｐ型のシリコン基板１０に、例えば
ＳＴＩ法により、シリコン基板１０内に埋め込まれた素
子分離膜１２を形成する（図３（ａ））。
ＳＴＩ法により、シリコン基板１０内に埋め込まれた素
子分離膜１２を形成する（図３（ａ））。
【００２９】次いで、イオン注入により、メモリセル領
域１４、周辺回路のＮ型トランジスタ形成領域１６及び
周辺回路のＰ型トランジスタ形成領域１８に、ウェルの
形成及びしきい値電圧制御のために所定の不純物イオン
をそれぞれ導入する。
域１４、周辺回路のＮ型トランジスタ形成領域１６及び
周辺回路のＰ型トランジスタ形成領域１８に、ウェルの
形成及びしきい値電圧制御のために所定の不純物イオン
をそれぞれ導入する。
【００３０】次いで、例えば１０１５℃１０秒間の短時
間熱処理を行い導入した不純物を活性化し、メモリセル
領域１４、Ｎ型トランジスタ形成領域１６及びＰ型トラ
ンジスタ形成領域１８に、Ｐウェル２０，２２、Ｎウェ
ル２４をそれぞれ形成する。なお、メモリセル領域１４
又はＮ型トランジスタ形成領域１６には必ずしもウェル
を形成する必要はない。また、１又は２以上のウェル
を、二重ウェルにより構成するようにしてもよい。
間熱処理を行い導入した不純物を活性化し、メモリセル
領域１４、Ｎ型トランジスタ形成領域１６及びＰ型トラ
ンジスタ形成領域１８に、Ｐウェル２０，２２、Ｎウェ
ル２４をそれぞれ形成する。なお、メモリセル領域１４
又はＮ型トランジスタ形成領域１６には必ずしもウェル
を形成する必要はない。また、１又は２以上のウェル
を、二重ウェルにより構成するようにしてもよい。
【００３１】次いで、熱酸化法により、シリコン基板１
０の表面に、例えば膜厚６ｎｍのシリコン酸化膜を形成
する。
０の表面に、例えば膜厚６ｎｍのシリコン酸化膜を形成
する。
【００３２】次いで、ＮＯ雰囲気中で例えば９００℃３
０分間の熱処理を行い、シリコン酸化膜中に窒素を導入
する。こうして、シリコン窒化酸化膜よりなるゲート絶
縁膜２６を形成する（図３（ｂ））。
０分間の熱処理を行い、シリコン酸化膜中に窒素を導入
する。こうして、シリコン窒化酸化膜よりなるゲート絶
縁膜２６を形成する（図３（ｂ））。
【００３３】次いで、全面に、例えばＣＶＤ法により、
例えば膜厚７０ｎｍのポリＳｉＧｅ膜２８を堆積する
（図４（ａ））。例えば、基板温度を５５０℃とし、ソ
ースガスにＳｉＨ4とＧｅＨ4を用い、Ｇｅの組成比が例
えば０．２５であるＳｉＧｅ膜２８を堆積する。
例えば膜厚７０ｎｍのポリＳｉＧｅ膜２８を堆積する
（図４（ａ））。例えば、基板温度を５５０℃とし、ソ
ースガスにＳｉＨ4とＧｅＨ4を用い、Ｇｅの組成比が例
えば０．２５であるＳｉＧｅ膜２８を堆積する。
【００３４】次いで、フォトリソグラフィーにより、Ｎ
型トランジスタ形成領域１６を覆い、メモリセル領域１
４及びＰ型トランジスタ形成領域１８を露出するフォト
レジスト膜３０を形成する。
型トランジスタ形成領域１６を覆い、メモリセル領域１
４及びＰ型トランジスタ形成領域１８を露出するフォト
レジスト膜３０を形成する。
【００３５】次いで、フォトレジスト膜３０をマスクと
して、例えばボロンイオン（Ｂ+）をイオン注入し、メ
モリセル領域１４及びＰ型トランジスタ形成領域１８の
ＳｉＧｅ膜２８に、アクセプタとしてのボロンを導入す
る（図４（ｂ））。イオン注入条件は、例えば、加速エ
ネルギーを５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2とす
る。ボロンイオンの代わりに、フッ化ボロンイオン（Ｂ
Ｆ2 +）を用いてもよい。
して、例えばボロンイオン（Ｂ+）をイオン注入し、メ
モリセル領域１４及びＰ型トランジスタ形成領域１８の
ＳｉＧｅ膜２８に、アクセプタとしてのボロンを導入す
る（図４（ｂ））。イオン注入条件は、例えば、加速エ
ネルギーを５ｋｅＶ、ドーズ量を１×１０15ｃｍ-2とす
る。ボロンイオンの代わりに、フッ化ボロンイオン（Ｂ
Ｆ2 +）を用いてもよい。
【００３６】次いで、フォトレジスト膜３０を除去した
後、フォトリソグラフィーにより、メモリセル領域１４
及びＰ型トランジスタ形成領域１８を覆い、Ｎ型トラン
ジスタ形成領域１６を露出するフォトレジスト膜３２を
形成する。
後、フォトリソグラフィーにより、メモリセル領域１４
及びＰ型トランジスタ形成領域１８を覆い、Ｎ型トラン
ジスタ形成領域１６を露出するフォトレジスト膜３２を
形成する。
【００３７】次いで、フォトレジスト膜３２をマスクと
して、例えば燐イオン（Ｐ+）をイオン注入し、Ｎ型ト
ランジスタ形成領域１６のＳｉＧｅ膜２８に、ドナーと
しての燐を導入する（図５（ａ））。イオン注入条件
は、例えば、加速エネルギーを１０ｋｅＶ、ドーズ量を
４×１０15ｃｍ-2とする。燐イオンの代わりに、砒素イ
オン（Ａｓ+）を用いてもよい。
して、例えば燐イオン（Ｐ+）をイオン注入し、Ｎ型ト
ランジスタ形成領域１６のＳｉＧｅ膜２８に、ドナーと
しての燐を導入する（図５（ａ））。イオン注入条件
は、例えば、加速エネルギーを１０ｋｅＶ、ドーズ量を
４×１０15ｃｍ-2とする。燐イオンの代わりに、砒素イ
オン（Ａｓ+）を用いてもよい。
【００３８】なお、ＳｉＧｅ膜２８を形成する際、Ｎ型
ＳｉＧｅ膜又はＰ型ＳｉＧｅ膜をＣＶＤ法により堆積し
た後、Ｐ型トランジスタ形成領域１８及びメモリセル領
域１４のＳｉＧｅ膜にＰ型不純物を又はＮ型トランジス
タ形成領域１６のＳｉＧｅ膜にＮ型不純物を導入するこ
とにより、Ｐ型ゲート領域とＮ型ゲート領域とを形成す
るようにしてもよい。
ＳｉＧｅ膜又はＰ型ＳｉＧｅ膜をＣＶＤ法により堆積し
た後、Ｐ型トランジスタ形成領域１８及びメモリセル領
域１４のＳｉＧｅ膜にＰ型不純物を又はＮ型トランジス
タ形成領域１６のＳｉＧｅ膜にＮ型不純物を導入するこ
とにより、Ｐ型ゲート領域とＮ型ゲート領域とを形成す
るようにしてもよい。
【００３９】また、ＳｉＧｅ膜を堆積する代わりにシリ
コン膜を堆積し、シリコン膜にＧｅをイオン注入するこ
とにより、ＳｉＧｅ膜を形成するようにしてもよい。
コン膜を堆積し、シリコン膜にＧｅをイオン注入するこ
とにより、ＳｉＧｅ膜を形成するようにしてもよい。
【００４０】次いで、ボロン及び隣を導入したＳｉＧｅ
膜２８上に、例えばスパッタ法により、例えば膜厚５ｎ
ｍの窒化タングステン（ＷＮ）膜３４と、例えば膜厚４
０ｎｍのタングステン膜３６とを堆積する。
膜２８上に、例えばスパッタ法により、例えば膜厚５ｎ
ｍの窒化タングステン（ＷＮ）膜３４と、例えば膜厚４
０ｎｍのタングステン膜３６とを堆積する。
【００４１】次いで、例えばＣＶＤ法により、タングス
テン膜３６上に、例えば膜厚２００ｎｍのシリコン窒化
膜３８を堆積する（図５（ｂ））。
テン膜３６上に、例えば膜厚２００ｎｍのシリコン窒化
膜３８を堆積する（図５（ｂ））。
【００４２】次いで、フォトリソグラフィー及びドライ
エッチングにより、シリコン窒化膜３８、タングステン
膜３６、窒化タングステン膜３４、ＳｉＧｅ膜２８をパ
ターニングし、メモリセル領域１４に形成されたＰ+ポ
リＳｉＧｅ膜を含むポリメタル構造のゲート電極４０MC
と、周辺回路のＮ型トランジスタ形成領域１６に形成さ
れたＮ+ポリＳｉＧｅ膜を含むポリメタル構造のゲート
電極４０Nと、周辺回路のＰ型トランジスタ形成領域１
８に形成されたＰ+ポリＳｉＧｅ膜を含むポリメタル構
造のゲート電極４０Pとを形成する（図６（ａ））。
エッチングにより、シリコン窒化膜３８、タングステン
膜３６、窒化タングステン膜３４、ＳｉＧｅ膜２８をパ
ターニングし、メモリセル領域１４に形成されたＰ+ポ
リＳｉＧｅ膜を含むポリメタル構造のゲート電極４０MC
と、周辺回路のＮ型トランジスタ形成領域１６に形成さ
れたＮ+ポリＳｉＧｅ膜を含むポリメタル構造のゲート
電極４０Nと、周辺回路のＰ型トランジスタ形成領域１
８に形成されたＰ+ポリＳｉＧｅ膜を含むポリメタル構
造のゲート電極４０Pとを形成する（図６（ａ））。
【００４３】次いで、例えば酸素を含む雰囲気中で例え
ば８００℃６０分の熱処理を行い、ＳｉＧｅ膜２８の側
壁部分を選択的に酸化し、ＳｉＧｅ膜２８の側壁部分に
シリコン酸化膜４２を形成する（図６（ｂ））。
ば８００℃６０分の熱処理を行い、ＳｉＧｅ膜２８の側
壁部分を選択的に酸化し、ＳｉＧｅ膜２８の側壁部分に
シリコン酸化膜４２を形成する（図６（ｂ））。
【００４４】次いで、メモリセル領域１４を露出するフ
ォトレジスト膜（図示せず）を形成した後、このフォト
レジスト膜及びゲート電極４０MCをマスクとして例えば
燐イオンをイオン注入し、ゲート電極４０MCの両側のシ
リコン基板１０に、ソース／ドレイン拡散層となる不純
物拡散領域４４を形成する。
ォトレジスト膜（図示せず）を形成した後、このフォト
レジスト膜及びゲート電極４０MCをマスクとして例えば
燐イオンをイオン注入し、ゲート電極４０MCの両側のシ
リコン基板１０に、ソース／ドレイン拡散層となる不純
物拡散領域４４を形成する。
【００４５】同様にして、Ｎ型トランジスタ形成領域１
６を露出するフォトレジスト膜（図示せず）を形成した
後、このフォトレジスト膜及びゲート電極４０Nをマス
クとして例えば砒素イオン（Ａｓ+）をイオン注入し、
ゲート電極４０Nの両側のシリコン基板１０に、ＬＤＤ
構造の低濃度不純物領域或いはエクステンションＳ／Ｄ
構造のエクステンション領域となる不純物拡散領域４６
を形成する。不純物拡散領域４４と不純物拡散領域４６
とは、同時に形成するようにしてもよい。
６を露出するフォトレジスト膜（図示せず）を形成した
後、このフォトレジスト膜及びゲート電極４０Nをマス
クとして例えば砒素イオン（Ａｓ+）をイオン注入し、
ゲート電極４０Nの両側のシリコン基板１０に、ＬＤＤ
構造の低濃度不純物領域或いはエクステンションＳ／Ｄ
構造のエクステンション領域となる不純物拡散領域４６
を形成する。不純物拡散領域４４と不純物拡散領域４６
とは、同時に形成するようにしてもよい。
【００４６】更に、Ｐ型トランジスタ形成領域１８を露
出するフォトレジスト膜（図示せず）を形成した後、こ
のフォトレジスト膜及びゲート電極４０Pをマスクとし
て例えばフッ化ボロンイオン（ＢＦ2 +）をイオン注入
し、ゲート電極４０Pの両側のシリコン基板１０に、Ｌ
ＤＤ構造の低濃度不純物領域或いはエクステンションＳ
／Ｄ構造のエクステンション領域となる不純物拡散領域
４８を形成する（図７（ａ））。
出するフォトレジスト膜（図示せず）を形成した後、こ
のフォトレジスト膜及びゲート電極４０Pをマスクとし
て例えばフッ化ボロンイオン（ＢＦ2 +）をイオン注入
し、ゲート電極４０Pの両側のシリコン基板１０に、Ｌ
ＤＤ構造の低濃度不純物領域或いはエクステンションＳ
／Ｄ構造のエクステンション領域となる不純物拡散領域
４８を形成する（図７（ａ））。
【００４７】次いで、例えばＣＶＤ法によりシリコン窒
化膜を堆積した後、このシリコン窒化膜を異方性エッチ
ングし、ゲート電極４０MC，４０N，４０Pの側壁部分に
側壁絶縁膜５０を形成する。
化膜を堆積した後、このシリコン窒化膜を異方性エッチ
ングし、ゲート電極４０MC，４０N，４０Pの側壁部分に
側壁絶縁膜５０を形成する。
【００４８】次いで、Ｎ型トランジスタ形成領域１６を
露出するフォトレジスト膜（図示せず）を形成した後、
このフォトレジスト膜、ゲート電極４０N及び側壁絶縁
膜５０をマスクとして例えば砒素イオンをイオン注入
し、ゲート電極４０Nの両側のシリコン基板１０に、Ｌ
ＤＤ構造の高濃度不純物領域或いはエクステンションＳ
／Ｄ構造の深い拡散層領域となる不純物拡散領域５２を
形成する。
露出するフォトレジスト膜（図示せず）を形成した後、
このフォトレジスト膜、ゲート電極４０N及び側壁絶縁
膜５０をマスクとして例えば砒素イオンをイオン注入
し、ゲート電極４０Nの両側のシリコン基板１０に、Ｌ
ＤＤ構造の高濃度不純物領域或いはエクステンションＳ
／Ｄ構造の深い拡散層領域となる不純物拡散領域５２を
形成する。
【００４９】同様にして、Ｐ型トランジスタ形成領域１
８を露出するフォトレジスト膜（図示せず）を形成した
後、このフォトレジスト膜、ゲート電極４０P及び側壁
絶縁膜５０をマスクとして例えばフッ化ボロンイオンを
イオン注入し、ゲート電極４０Pの両側のシリコン基板
１０に、ＬＤＤ構造の高濃度不純物領域或いはエクステ
ンションＳ／Ｄ構造の深い拡散層領域となる不純物拡散
領域５４を形成する（図７（ｂ））。
８を露出するフォトレジスト膜（図示せず）を形成した
後、このフォトレジスト膜、ゲート電極４０P及び側壁
絶縁膜５０をマスクとして例えばフッ化ボロンイオンを
イオン注入し、ゲート電極４０Pの両側のシリコン基板
１０に、ＬＤＤ構造の高濃度不純物領域或いはエクステ
ンションＳ／Ｄ構造の深い拡散層領域となる不純物拡散
領域５４を形成する（図７（ｂ））。
【００５０】次いで、例えば１０００℃５秒間の短時間
熱処理を行い、導入した不純物を活性化し、メモリセル
領域１４にソース／ドレイン拡散層５６を、Ｎ型トラン
ジスタ形成領域１６にソース／ドレイン拡散層５８を、
Ｐ型トランジスタ形成領域１８にソース／ドレイン拡散
層６０を、それぞれ形成する。
熱処理を行い、導入した不純物を活性化し、メモリセル
領域１４にソース／ドレイン拡散層５６を、Ｎ型トラン
ジスタ形成領域１６にソース／ドレイン拡散層５８を、
Ｐ型トランジスタ形成領域１８にソース／ドレイン拡散
層６０を、それぞれ形成する。
【００５１】こうして、メモリセル領域１４のＰウェル
２０中に、ゲート電極４０MCとソース／ドレイン拡散層
５６とを有するメモリセルトランジスタを、Ｎ型トラン
ジスタ形成領域１６のＰウェル２２中に、ゲート電極４
０Nとソース／ドレイン拡散層５８とを有するＮ型トラ
ンジスタを、Ｐ型トランジスタ形成領域１８のＮウェル
２４中に、ゲート電極４０Pとソース／ドレイン拡散層
６０とを有するＰ型トランジスタを、それぞれ形成する
（図８）。
２０中に、ゲート電極４０MCとソース／ドレイン拡散層
５６とを有するメモリセルトランジスタを、Ｎ型トラン
ジスタ形成領域１６のＰウェル２２中に、ゲート電極４
０Nとソース／ドレイン拡散層５８とを有するＮ型トラ
ンジスタを、Ｐ型トランジスタ形成領域１８のＮウェル
２４中に、ゲート電極４０Pとソース／ドレイン拡散層
６０とを有するＰ型トランジスタを、それぞれ形成する
（図８）。
【００５２】次いで、通常のＤＲＡＭの製造プロセスと
同様にして、ソース／ドレイン拡散層５２に電気的に接
続されたキャパシタ（図示せず）を形成し、１トランジ
スタ、１キャパシタにより構成されるメモリセルを有す
るＤＲＡＭを製造する。
同様にして、ソース／ドレイン拡散層５２に電気的に接
続されたキャパシタ（図示せず）を形成し、１トランジ
スタ、１キャパシタにより構成されるメモリセルを有す
るＤＲＡＭを製造する。
【００５３】このように、本実施形態によれば、メモリ
セルトランジスタのゲート電極及び周辺回路のＰ型トラ
ンジスタのゲート電極にＰ型ＳｉＧｅを、周辺回路のＮ
型トランジスタのゲート電極にＮ型ＳｉＧｅを、それぞ
れ用いることにより、メモリセルトランジスタのしきい
値を高めてセル部へのチャネル注入量を減らせる一方
で、周辺回路用トランジスタのしきい値電圧を容易に低
くすることができる。したがって、メモリセル部での接
合リークの抑制によるＤＲＡＭのリテンション特性の改
善と、周辺回路の高速化とを同時に達成できる。
セルトランジスタのゲート電極及び周辺回路のＰ型トラ
ンジスタのゲート電極にＰ型ＳｉＧｅを、周辺回路のＮ
型トランジスタのゲート電極にＮ型ＳｉＧｅを、それぞ
れ用いることにより、メモリセルトランジスタのしきい
値を高めてセル部へのチャネル注入量を減らせる一方
で、周辺回路用トランジスタのしきい値電圧を容易に低
くすることができる。したがって、メモリセル部での接
合リークの抑制によるＤＲＡＭのリテンション特性の改
善と、周辺回路の高速化とを同時に達成できる。
【００５４】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【００５５】例えば、上記実施形態では、本発明をＤＲ
ＡＭに適用する場合を示したが、ロジックデバイスやＳ
ＲＡＭその他のメモリデバイスに適用してもよい。
ＡＭに適用する場合を示したが、ロジックデバイスやＳ
ＲＡＭその他のメモリデバイスに適用してもよい。
【００５６】また、上記実施形態では、工程簡略のため
ＳｉＧｅ膜を一括して形成する場合を示したが、各トラ
ンジスタ領域毎に異なる組成のＳｉＧｅ膜を形成するよ
うにしてもよい。この場合、ＳｉＧｅ膜の成膜とＳｉＧ
ｅ膜のパターニングを繰り返し行う方法や、各トランジ
スタ領域毎に異なる条件でＧｅをイオン注入する方法を
用いることができる。メモリセルトランジスタのゲート
と周辺回路のＰ型ＭＩＳトランジスタのゲートに異なる
組成のＰ型ＳｉＧｅを用いることにより、メモリセルト
ランジスタ及びＰ型ＭＩＳトランジスタのしきい値電圧
を独立して制御できるというメリットを得ることができ
る。
ＳｉＧｅ膜を一括して形成する場合を示したが、各トラ
ンジスタ領域毎に異なる組成のＳｉＧｅ膜を形成するよ
うにしてもよい。この場合、ＳｉＧｅ膜の成膜とＳｉＧ
ｅ膜のパターニングを繰り返し行う方法や、各トランジ
スタ領域毎に異なる条件でＧｅをイオン注入する方法を
用いることができる。メモリセルトランジスタのゲート
と周辺回路のＰ型ＭＩＳトランジスタのゲートに異なる
組成のＰ型ＳｉＧｅを用いることにより、メモリセルト
ランジスタ及びＰ型ＭＩＳトランジスタのしきい値電圧
を独立して制御できるというメリットを得ることができ
る。
【００５７】また、上記実施形態では、バルクのシリコ
ン基板上に半導体装置を形成する場合を示したが、ＳＯ
Ｉ基板上に形成するようにしてもよい。これにより、寄
生容量を低減することができ、更なる高速動作を図るこ
とができる。
ン基板上に半導体装置を形成する場合を示したが、ＳＯ
Ｉ基板上に形成するようにしてもよい。これにより、寄
生容量を低減することができ、更なる高速動作を図るこ
とができる。
【００５８】また、上記実施形態では、ゲート電極とし
てポリメタル構造を適用したが、ポリメタル構造のみな
らず、他のゲート構造を適用してもよい。例えば、Ｓｉ
Ｇｅ膜を単層で用いる単層ポリゲート構造や、ＳｉＧｅ
膜上にシリサイド膜を形成するポリサイド構造を適用す
ることができる。
てポリメタル構造を適用したが、ポリメタル構造のみな
らず、他のゲート構造を適用してもよい。例えば、Ｓｉ
Ｇｅ膜を単層で用いる単層ポリゲート構造や、ＳｉＧｅ
膜上にシリサイド膜を形成するポリサイド構造を適用す
ることができる。
【００５９】
【発明の効果】以上の通り、本発明によれば、メモリセ
ルトランジスタのゲート電極及び周辺回路のＰ型ＭＩＳ
トランジスタのゲート電極にＰ型ＳｉＧｅを、周辺回路
のＮ型ＭＩＳトランジスタのゲート電極にＮ型ＳｉＧｅ
を、それぞれ用いることにより、メモリセルトランジス
タのしきい値を高めてセル部へのチャネル注入量を減ら
せる一方で、周辺回路用トランジスタのしきい値電圧を
容易に低くすることができる。したがって、メモリセル
部での接合リークの抑制によるＤＲＡＭのリテンション
特性の改善と、周辺回路の高速化とを同時に達成でき
る。
ルトランジスタのゲート電極及び周辺回路のＰ型ＭＩＳ
トランジスタのゲート電極にＰ型ＳｉＧｅを、周辺回路
のＮ型ＭＩＳトランジスタのゲート電極にＮ型ＳｉＧｅ
を、それぞれ用いることにより、メモリセルトランジス
タのしきい値を高めてセル部へのチャネル注入量を減ら
せる一方で、周辺回路用トランジスタのしきい値電圧を
容易に低くすることができる。したがって、メモリセル
部での接合リークの抑制によるＤＲＡＭのリテンション
特性の改善と、周辺回路の高速化とを同時に達成でき
る。
【図１】本発明の一実施形態による半導体装置の構造を
示す概略断面図である。
示す概略断面図である。
【図２】本発明の一実施形態による半導体装置の動作を
説明するエネルギーバンド図である。
説明するエネルギーバンド図である。
【図３】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。
法を示す工程断面図（その１）である。
【図４】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。
法を示す工程断面図（その２）である。
【図５】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。
法を示す工程断面図（その３）である。
【図６】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その４）である。
法を示す工程断面図（その４）である。
【図７】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その５）である。
法を示す工程断面図（その５）である。
【図８】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その６）である。
法を示す工程断面図（その６）である。
１０…シリコン基板
１２…素子分離膜
１４…メモリセル領域
１６…Ｎ型トランジスタ形成領域
１８…Ｐ型トランジスタ形成領域
２０，２２…Ｐウェル
２４…Ｎウェル
２６…ゲート絶縁膜
２８…ＳｉＧｅ膜
３０，３２…フォトレジスト膜
３４…窒化タングステン膜
３６…タングステン膜
３８…シリコン窒化膜
４０…ゲート電極
４２…シリコン酸化膜
４４，４６，４８，５２，５４…不純物拡散領域
５０…側壁絶縁膜
５６，５８，６０…ソース／ドレイン拡散層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F048 AB01 AB03 AC01 AC03 BA01
BB06 BB07 BB15 BC06 BE03
BG14 DA23
5F083 AD01 GA01 GA06 HA02 JA05
JA31 JA35 JA39 JA40 NA01
PR12 PR15 PR21 PR36 PR43
PR53 ZA12
Claims (5)
- 【請求項１】 半導体基板の第１の領域に形成され、前
記半導体基板上に形成された第１のゲート絶縁膜と、前
記第１のゲート絶縁膜上に形成されたＰ型ＳｉＧｅ膜を
含む第１のゲート電極を有するＰ型ＭＩＳトランジスタ
と、 前記半導体基板の第２の領域に形成され、前記半導体基
板上に形成された第２のゲート絶縁膜と、前記第２のゲ
ート絶縁膜上に形成されたＮ型ＳｉＧｅ膜を含む第２の
ゲート電極を有する第１のＮ型ＭＩＳトランジスタとを
有することを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記半導体基板の第３の領域に形成され、前記半導体基
板上に形成された第３のゲート絶縁膜と、前記第３のゲ
ート絶縁膜上に形成されたＰ型ＳｉＧｅ膜を含む第３の
ゲート電極を有する第２のＮ型ＭＩＳトランジスタを更
に有することを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記Ｐ型ＳｉＧｅ膜のフェルミ準位は、シリコンの禁制
帯の中心のエネルギー準位とシリコンの価電子帯上端の
エネルギー準位との間に位置していることを特徴とする
半導体装置。 - 【請求項４】 半導体基板上にゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上に、第１の領域の導電型がＰ型で第
２の領域の導電型がＮ型であるＳｉＧｅ膜を形成する工
程と、前記ＳｉＧｅ膜をパターニングし、前記第１の領
域にＰ型のＳｉＧｅ膜を有するＰ型ＭＩＳトランジスタ
のゲート電極を、前記第２の領域にＮ型のＳｉＧｅ膜を
有する第１のＮ型ＭＩＳトランジスタのゲート電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記ＳｉＧｅ膜を形成する工程では、第３の領域の導電
型がＰ型である前記ＳｉＧｅ膜を形成し、 前記ＳｉＧｅ膜をパターニングする工程では、前記第３
の領域にＰ型のＳｉＧｅ膜を有する第２のＮ型ＭＩＳト
ランジスタのゲート電極を更に形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002133772A JP2003332458A (ja) | 2002-05-09 | 2002-05-09 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002133772A JP2003332458A (ja) | 2002-05-09 | 2002-05-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332458A true JP2003332458A (ja) | 2003-11-21 |
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ID=29696634
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002133772A Withdrawn JP2003332458A (ja) | 2002-05-09 | 2002-05-09 | 半導体装置及びその製造方法 |
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|---|---|
| JP (1) | JP2003332458A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910230B1 (ko) * | 2007-11-14 | 2009-07-31 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 및 그 형성방법 |
| JP2009534821A (ja) * | 2006-04-21 | 2009-09-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 動的メモリ・セル構造体 |
| WO2010076018A1 (en) * | 2008-12-31 | 2010-07-08 | Advanced Micro Devices, Inc | Reduction of threshold voltage variation in transistors comprising a channel semiconductor alloy by reducing deposition non-uniformities |
-
2002
- 2002-05-09 JP JP2002133772A patent/JP2003332458A/ja not_active Withdrawn
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