JP2002203947A

JP2002203947A - 半導体装置とその製造方法

Info

Publication number: JP2002203947A
Application number: JP2000403398A
Authority: JP
Inventors: Kenji Hirakawa; 顕二平川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2002-07-19

Abstract

(57)【要約】【課題】容量素子の容量値の電圧依存性を小さくする。【解決手段】容量素子の上部電極もしくは下部電極にお
いて、少なくとも誘電体層と接する側にＳｉより小さい
仕事関数を持つＳｉ化合物層であるＳｉＧｅ層を備える
とともに、ＭＯＳトランジスタのゲート電極において、
少なくともゲート絶縁膜と接する側にＳｉＧｅ層を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、ＭＯＳ（Metal Oxide Semiconductor）トランジ
スタと容量素子とを有する半導体装置に関する。

【０００２】

【従来の技術】最近のＣＭＯＳ（Complementary ＭＯ
Ｓ）トランジスタでは、ゲート長の微細化に伴いリーク
電流の低減のため、デュアルゲート構造が使用されてい
る。

【０００３】デュアルゲート構造とは、ｎＭＯＳトラン
ジスタにはｎ^＋型のゲート電極を用い、ｐＭＯＳトラン
ジスタにはｐ^＋型のゲート電極を用いる構造をいう。ま
た、このデュアルゲート構造の作製にあたっては、イオ
ン注入法を用いてポリＳｉ層からなる各ゲート電極層
に、ｎＭＯＳトランジスタ領域にはｎ型の不純物を、ｐ
ＭＯＳトランジスタ領域にはｐ型の不純物をそれぞれド
ーピングし、アニールによる活性化を経て、各ゲート電
極に所定の導電型を付与している。

【０００４】イオン注入法を用いたゲート電極層への不
純物のドーピングは、注入イオンがゲート絶縁膜を介し
てチャネル形成領域である半導体基板層に突き抜けた
り、注入量が多い場合は電界破壊を起こしやすい等の問
題もあり、注入条件の調整のため、ドーピング量は制限
され、比較的高濃度ドープが可能なＰ（燐）を注入した
場合でも、その不純物濃度はせいぜい３×１０^２０／ｃ
ｍ^３にとどまる。

【０００５】一方、アナログ・デジタル変換回路では、
同一基板上にデュアルゲート構造のＣＭＯＳトランジス
タとともに容量素子が混載されており、このような容量
素子の作製に際しては、ＣＭＯＳトランジスタと共通化
する工程で行うことが望まれている。よって、従来は、
ＣＭＯＳトランジスタのゲート電極と同一材料、同一工
程を用いて、容量素子を構成する下部電極と上部電極と
を形成していた。

【０００６】従って、容量素子を構成する下部電極もし
くは上部電極を形成する場合は、ゲート電極の作製条件
と同様に、まずポリＳｉ層を形成し、次にイオン注入法
を用いて、不純物イオンをドーピングし、アニール工程
を経て導電性を付与し、その後所定形状にパターニング
を行うことにより電極を形成していた。よって、容量素
子の上部電極もしくは下部電極の不純物濃度もゲート電
極と同程度のものが用いられてきた。

【０００７】

【発明が解決しようとする課題】最近のＣＭＯＳトラン
ジスタでは、ゲート長の微細化に伴い、ゲート絶縁膜の
薄膜化が進んでいる。ポリＳｉを用いたゲート電極中で
十分な不純物濃度が得られていないデュアルゲート構造
の場合には、ゲート絶縁膜の薄膜化により相対的にゲー
ト電極側にかかる電場が強くなるため、ゲート電極中に
空乏層が発生する現象が生じている。

【０００８】容量素子においても、微細化の要請から、
容量の占有面積は縮小化しており、これに伴って誘電体
層の厚みも１０〜３０ｎｍ程度の極めて薄いものになっ
てきている。容量素子の電極もゲート電極と同じポリシ
リコン層で形成され、同一のイオン注入工程で不純物の
ドーピングが行われるため、その不純物濃度は、せいぜ
い３×１０^２０／ｃｍ^３を程度である。よって、ゲート
電極と同様に容量素子の場合も、印加時において上部電
極もしくは下部電極中に空乏層が形成される現象が生じ
ている。

【０００９】一方、最近のアナログ・デジタル変換回路
で用いる容量素子は、高ビット精度の確保の為、容量素
子の電圧依存性、即ち印加電圧Ｖに対する容量値Ｃの変
化を非常に低いレベル、例えば４０ppm／Ｖ以下に抑え
ることが要請されている。

【００１０】しかし、容量素子の電極中に空乏層が生じ
ると、誘電体層の持つ容量Ｃ0とは別に空乏層による容
量Ｃｄが発生してしまうが、誘電体層の有する容量Ｃ0
が固有な値であるのに対し、空乏層による容量Ｃｄは電
圧により変動する。よって、容量素子全体の容量値Ｃ
（Ｃ＝Ｃ0＋Ｃｄ）の電圧依存性を低レベルに抑えるこ
とは困難である。

【００１１】本発明は、上述する従来の課題に鑑み、Ｃ
ＭＯＳトランジスタとのプロセス上の整合性が良く、し
かも電圧依存性の小さい容量素子を提供することを目的
とする。

【００１２】

【課題を解決するための手段】本発明の半導体装置の第
１の特徴は、半導体基板上に絶縁層を介して形成された
下部電極と、前記下部電極上に形成された誘電体層と、
前記誘電体層上に形成された上部電極とを備え、前記下
部電極もしくは上部電極が、少なくとも前記誘電体層と
接する側に、Ｓｉより小さい仕事関数を持つＳｉ化合物
層を持つ容量素子と、前記半導体基板層の上層に形成さ
れた第１導電型のウエルと、前記ウエル上層に形成され
た第２導電型のソース領域およびドレイン領域と、前記
ソース領域と前記ドレイン領域との間に露出する前記ウ
エルを覆うように形成されたゲート絶縁層と、前記ゲー
ト絶縁膜上に形成され、少なくとも前記ゲート絶縁膜と
接する側に、Ｓｉより小さい仕事関数を持つＳｉ化合物
層を持つゲート電極とを備えるＭＯＳトランジスタとを
有することである。例えば、上記Ｓｉ化合物としては、
ＳｉＧｅが挙げられる。

【００１３】上記本発明の半導体装置の第１の特徴によ
れば、容量素子の上部電極もしくは下部電極の誘電体層
界面に、従来使用されていたＳｉ等に較べ仕事関数が小
さいＳｉ化合物層、例えばＳｉＧｅ等を用いるため、電
極内での空乏層の発生を抑制できる。よって、電圧依存
性が大きい空乏層に起因する容量の割合が減少するた
め、容量素子全体の容量値の電圧依存性を低減できる。
従って、印加電圧の値に関わらず安定した容量値を提供
できる。また、ＭＯＳトランジスタのゲート電極におい
ても、少なくともゲート絶縁膜と接する側を、Ｓｉより
小さい仕事関数を持つＳｉ化合物層、例えばＳｉＧｅ層
等で形成しているので、この場合もゲート電極の空乏化
を抑制し、トランジスタの駆動性を向上できる。

【００１４】なお、上記第１の特徴において、上部容量
素子の上部電極もしくは下部電極と、上記ＭＯＳトラン
ジスタの前記ゲート電極とは、同一のＳｉＧｅ層から形
成されていてもよい。また、上記容量素子の上部電極
と、上記ＭＯＳトランジスタのゲート電極とは、下層に
ＳｉＧｅ層、上層にポリＳｉ層を持つ積層構造の、同一
電極層から形成されていてもよい。

【００１５】この場合は、容量素子の上部電極もしくは
下部電極と、ゲート電極とを同一工程で形成することが
できる。

【００１６】なお、前記ＭＯＳトランジスタが、デュア
ルゲート構造のＣＭＯＳトランジスタを構成する場合
は、ゲート電極およびこのゲート電極と同一工程で形成
する容量素子の上部電極もしくは下部電極に添加される
不純物濃度が制限されるため、仕事関数の小さいＳｉＧ
ｅ層を用いることは、各電極内の空乏層の発生を抑制す
るために特に効果的である。

【００１７】本発明の半導体装置の第２の特徴は、同一
半導体基板上にデュアルゲート構造のＣＭＯＳトランジ
スタと容量素子とを混載する半導体装置において、下部
電極と、この下部電極上に形成された誘電体層と、この
誘電体層上に形成された上部電極とを有し、上部電極も
しくは下部電極の一方が、少なくとも誘電体層と接する
側に、Ｓｉより小さい仕事関数を持つＳｉ化合物層、例
えばＳｉＧｅ層等を備える容量素子を有することであ
る。

【００１８】上記本発明の半導体装置の第２の特徴によ
れば、容量素子の上部電極もしくは下部電極の誘電体層
界面に、Ｓｉより仕事関数が小さいＳｉＧｅ等のＳｉ化
合物を用いるため、電極内での空乏層の発生を抑制でき
る。よって、電圧依存性が大きい空乏層に起因する容量
の割合が減少するため、容量素子全体の容量値の電圧依
存性を低減できる。印加電圧の値に関わらず安定した容
量値を提供できる。

【００１９】なお、第２の特徴を有する半導体装置にお
いて、上部電極もしくは下部電極の少なくとも一方が単
層のＳｉＧｅ層で形成されていてもよい。また、上部電
極もしくは下部電極の少なくとも一方がＳｉＧｅ層とポ
リＳｉ層とを含む積層構造の電極層で形成されていても
よい。

【００２０】本発明の半導体装置の製造方法の第１の特
徴は、同一半導体基板上に容量素子とＭＯＳトランジス
タとを有する半導体装置の製造方法において、基板表面
に、Ｓｉより小さい仕事関数を持つＳｉ化合物層、例え
ばＳｉＧｅ層からなる電極層を形成する工程と、その電
極層を選択的にエッチングすることにより、容量素子の
下部電極とＭＯＳトランジスタのゲート電極とを同一工
程で形成することである。

【００２１】上記本発明の製造方法の第１の特徴によれ
ば、同一工程で、容量素子の下部電極と、ＭＯＳトラン
ジスタのゲート電極をＳｉＧｅ層等で形成できるため、
プロセス上の負担が少なく、しかもＳｉよりも仕事関数
の小さいＳｉＧｅ層等の使用により、下部電極およびゲ
ート電極での空乏化を抑制できる。よって、電圧依存性
の少ない容量素子と、駆動性が良好なゲート電極を提供
できる。

【００２２】なお、上記本発明の製造方法の第１の特徴
において、上記上部電極もしくは下部電極の少なくとも
一方が単層のＳｉＧｅ層で形成されていてもよいし、上
部電極もしくは下部電極の少なくとも一方がＳｉＧｅ層
とポリＳｉ層とを含む積層膜で形成されていてもよい。

【００２３】本発明の半導体装置の製造方法の第２の特
徴は、同一半導体基板上に容量素子とＭＯＳトランジス
タとを有する半導体装置の製造方法において、基板表面
に、少なくとも下層側に、Ｓｉより小さい仕事関数を持
つＳｉ化合物層、例えばＳｉＧｅ層を有する電極層を形
成する工程と、前記電極層を選択的にエッチングするこ
とにより、前記容量素子の上部電極と前記ＭＯＳトラン
ジスタのゲート電極とを同一工程で形成することであ
る。

【００２４】上記本発明の製造方法の第２の特徴によれ
ば、同一工程で、少なくとも誘電体層側もしくはゲート
絶縁膜側にＳｉより小さい仕事関数を持つＳｉＧｅ等の
Ｓｉ化合物層を有する容量素子の上部電極と、ＭＯＳト
ランジスタのゲート電極とを形成できるため、プロセス
上の負担が少なく、しかも仕事関数の小さいＳｉＧｅ層
等の使用により、下部電極およびゲート電極での空乏化
を抑制できる。よって、電圧依存性の少ない容量素子
と、駆動性が良好なＭＯＳトランジスタを提供できる。

【００２５】なお、上記本発明の製造方法の第２の特徴
において、前記電極層は、下層にＳｉＧｅ層を有し、上
層にポリＳｉ層を有するものであってもよい。

【００２６】本発明の半導体装置の製造方法の第３の特
徴は、半導体基板層に、素子分離領域を形成する工程
と、前記素子分離領域で画定された半導体基板層領域に
第１導電型のウエルを形成する工程と、この基板表面
に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜
上に、Ｓｉより小さい仕事関数を持つＳｉ化合物層、例
えばＳｉＧｅ層からなる第１電極層を形成する工程と、
前記第１電極層上に、絶縁体層を形成する工程と、前記
絶縁体層上に、第２電極層を形成する工程と、前記第２
電極層および前記絶縁体層とを選択的にエッチングし、
前記素子分離領域上方に、容量素子の上部電極および誘
電体層をパターニングする工程と、前記第１電極層を選
択的にエッチングし、容量素子の下部電極およびＭＯＳ
トランジスタのゲート電極をパターニングする工程とを
有する。

【００２７】上記本発明の製造方法の第３の特徴によれ
ば、容量素子とＭＯＳトランジスタとを同一基板上に製
造上の負担なく形成でき、しかも容量素子の下部電極
と、ＭＯＳトランジスタのゲート電極に仕事関数の小さ
いＳｉＧｅ等の層を有するため、容量素子の下部電極お
よびゲート電極での空乏化を抑制し、電圧依存性の少な
い容量素子と、駆動性が良好なＭＯＳトランジスタを提
供できる。

【００２８】なお、上記本発明の製造方法の第３の特徴
において、上記第２半導体電極層が、少なくとも前記絶
縁体層側にＳｉＧｅ層を有するものであってもよい。よ
り、電圧依存性の少ない容量素子を提供できる。

【００２９】

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について説明する。

【００３０】（第１の実施の形態）図１は、第１の実施
の形態に係る半導体装置の基本構造を示す断面図であ
る。同図に示すように、第１の実施の形態に係る半導体
装置は、ＣＭＯＳトランジスタと容量素子とを有する半
導体装置において、各ゲート電極および容量素子の上部
電極と下部電極とをＳｉＧｅ層で形成したものである。
以下、より詳細にその構成を説明する。

【００３１】図１に示すように、Ｓｉ半導体基板１０の
上層は、素子分離領域であるＳＴＩ（Shallow Trench
Isolation）層２０により、各活性領域とそれ以外の
領域に分離されている。

【００３２】容量素子は、例えば活性領域ではない、Ｓ
ＴＩ層２０上に形成され、ＳｉＧｅ層からなる下部電極
４１と同じくＳｉＧｅ層からなる上部電極６１とで誘電
体層５１を挟持した構造を持つ。誘電体層５１は、特に
限定されないが、例えばＳｉＯ_２膜、ＳｉＮ膜あるいは
ＳｉＯ_２膜とＳｉＮ膜を積層したＯＮＯ（Oxide／Nitri
de／Oxide）膜等を使用する。

【００３３】ｐＭＯＳトランジスタ（以下、「ｐＭＯ
Ｓ」と表す。）形成領域には、Ｓｉ半導体基板層１０の
上層にｎ型不純物が拡散されたｎ型ウェル１１が形成さ
れており、その上には、ＳｉＯ_２膜等からなるゲート絶
縁膜３１を介してｐ型のＳｉＧeを用いたゲート電極４
２が形成されている。ゲート電極４２の両サイドにはゲ
ート側壁３５が形成されており、ｎ型ウェル１１の上層
にはゲート電極４２およびゲート側壁３５に対し自己整
合的に形成したエクステンション（ＬＤＤ）構造を持つ
ｐ型のソース／ドレイン領域１３、１４が形成されてい
る。

【００３４】また、ｎＭＯＳトランジスタ（以下、「ｎ
ＭＯＳ」と表す。）形成領域には、導電型は異なるが、
ｐＭＯＳと基本的に同じ構造が形成されている。即ち、
Ｓｉ半導体基板層１０の上層にｐ型不純物が拡散された
ｐ型ウェル１２が形成されており、その上には、ＳｉＯ
_２膜等からなるゲート絶縁膜３２を介してｎ型のＳｉＧ
ｅゲート電極４３が形成されている。ゲート電極４３の
両サイドにはゲート側壁３６が形成されており、ｎ型ウ
ェル１１の上層にはエクステンション構造を持つｎ型の
ソース／ドレイン領域１５、１６が形成されている。

【００３５】なお、図示を省略しているが、サリサイド
工程により、ゲート電極４２、４３の表面層およびソー
ス／ドレイン領域１３〜１６の各表面層にシリサイド層
を形成してもよい。

【００３６】図２は、第１の実施の形態に係る容量素子
の容量値Ｃの印加電圧依存性を示すグラフである。比較
のため、従来の容量素子の値もあわせて示す。両者の大
きな相違は、従来の容量素子では、上部電極と下部電極
とをポリＳｉ層で形成しているのに対し本実施の形態に
係る容量素子では、上部電極と下部電極を、ＳｉＧｅ層
で形成している点である。ともに、容量素子面積が約４
μｍ角、誘電体層はＳｉＯ_２膜換算で約１０ｎｍであ
り、各電極層内のＰ（燐）の不純物濃度は、約３×１０
^２０／ｃｍ^３とする。

【００３７】同グラフからわかるように、従来の容量素
子では、印加電圧が増加すると容量値Ｃが大幅に減少し
ている。これに対し、第１の実施の形態に係る容量素子
の場合は、電圧依存性がほとんどなく平坦な容量値Ｃを
示しており、その変動量は、例えば１６ビットＡＤコン
バータ回路に求められる４０ppm／ｖ以下のレベルに抑
えられる。

【００３８】従来の容量素子の場合の容量値の電圧依存
性は、主に電極内に発生する空乏層に起因するといわれ
ている。容量素子の実際の容量値Ｃには、誘電体層が有
する固有の容量Ｃ0に加え、空乏層が発生するとこれに
基づく容量Ｃｄが加わるが、印加電圧の値に依存して空
乏層の厚みは変化し、これに従い、その容量Ｃｄも変動
するため、容量素子全体の容量値Ｃも電圧依存性を示す
ことになる。

【００３９】容量素子の電極の空乏化を抑制するには、
電極内のｎ型不純物濃度を十分に上げればよいことが知
られている。一方、物質の仕事関数は、真空準位からフ
ェルミ準位Ｅｆに至るエネルギーであり、フェルミ準位
は不純物の種類や濃度等に依存する。即ち、固有の仕事
関数の小さい材料を電極層として使用することで、ｎ型
不純物濃度を上げた場合と等価な効果を得ることが可能
になる。

【００４０】例えばＳｉの仕事関数は約４．０５〜５．
１７eＶであるが、ＳｉＧｅは少なくともこの仕事関数
の範囲が全体的に小さい。同じＳｉ系の化合物材料であ
ることからプロセス上のマッチングも良い上に、仕事関
数も小さく、同様な結晶状態の材料に同じ量のｎ型不純
物をドーピングした場合には、Ｓｉ層に較べＳｉＧｅ層
の方が小さい仕事関数が得られ、ポリＳｉ層内により多
くの不純物をドーピングした場合と同様に、空乏層の発
生を抑制する効果が得られる可能性がある。

【００４１】第１の実施の形態に係る半導体装置のよう
に、デュアルゲート構造のＣＭＯＳトランジスタを形成
する場合は、プロセス上の要請からドーピング量は３×
１０ ^２０／ｃｍ^３程度にとどまり、それ以上に上げる
ことは難しいが、従来使用していたポリＳｉにかえて、
ＳｉＧｅ層を利用した場合は、そもそも仕事関数が小さ
いため、同程度のドーピング量で空乏層の発生を抑制
し、空乏層の厚みを減少させることができる。この結
果、空乏層に起因する変動容量の発生が抑えられるの
で、図２に示すように、容量値の電圧依存性を極めて小
さく抑えることが可能になる。空乏層の影響を除くこと
ができるので、より誘電体層の厚みを薄くでき、容量素
子全体のさらなる微細化も可能になる。

【００４２】一方、第１の実施の形態では、同時にデュ
アルゲート構造のＣＭＯＳトランジスタのゲート電極を
も従来のポリＳｉにかえて、ＳｉＧｅ層で形成している
が、これは単に容量素子の電極と同一工程を用いてゲー
ト電極の形成が可能であるというプロセス上のメリット
ばかりでなく、ゲート電極をＳｉＧｅ層にすることによ
り、容量素子の電極の場合と同様に、ゲート電極内での
空乏層の発生を抑制し、空乏層の存在に起因するしきい
値電圧の上昇や変動を防止し、駆動力をアップさせると
ともにトランジスタの信頼性を高めるという効果を得る
ことができる。

【００４３】次に、図３（ａ）〜図３（ｅ）を参照しな
がら、第１の実施の形態に係る半導体装置の製造方法の
一例について説明する。

【００４４】まず、図３（ａ）を参照して、ＳｉＧｅ層
４０の形成までの工程について説明する。同図に示すよ
うに、Ｓｉ半導体基板１０の上層の必要箇所に、埋め込
み型の素子分離領域であるＳＴＩ層２０を形成する。な
お、この素子分離領域は埋め込み型に限らず、熱酸化膜
等によるＬＯＣＯＳ（Local Oxidation of Silico
n）で形成してもよい。このＳＴＩ層２０により活性領
域とそれ以外の領域を分離する。この後、ＣＭＯＳ形成
領域のうちｐＭＯＳ形成領域にはｎ型不純物をイオン注
入し、ｎＭＯＳ形成領域には、ｐ型不純物イオンを注入
し、アニール工程を経て活性化することによりチャネル
形成領域より十分深いｎウエル領域１１とｐウエル領域
１２とを形成する。

【００４５】次に、基板表面に厚み約１０ｎｍのＳｉＯ
_２膜からなるゲート絶縁膜３０を形成し、さらに、ゲー
ト電極および容量素子の下部電極を構成する、例えば厚
み約１００ｎｍのＳｉＧｅ層４０を形成する。

【００４６】ＳｉＧｅ層４０の形成方法は特に限定され
ないが、例えば減圧ＣＶＤ法を用いて形成することがで
きる。成膜条件としては、例えば圧力を約１３００〜２
０００Ｐａ、基板温度を約６５０〜７５０℃を用いるこ
とができる。ガス源は、Ｓｉ材料ガスとしてはＳｉ
Ｈ_４、ＳｉＨ_２Ｃｌ_２、ＳｉＨ_６等を、Ｇｅ材料ガスと
してはＧｅＨ_４等をそれぞれ用いることができる。Ｓｉ
Ｇｅ層中のＳｉとＧｅの組成比は、ガス流量比で調整で
きる。この組成比は特に限定されないが、組成比はバン
ドギャップや仕事関数に反映するので、少なくとも空乏
層が形成されない仕事関数値になるよう不純物濃度とと
もに設計することが好ましい。例えばＳｉとＧｅの組成
比が８０：２０〜７０：３０になるように調整する。

【００４７】ＳｉＧｅ層４０を形成したら、ｐＭＯＳ形
成領域をレジスト膜で覆い、ｎ型不純物であるＰ（リ
ン）を、ｎＭＯＳ形成領域と容量素子形成領域のＳｉＧ
ｅ層４０にドーピングする。なおｎ型不純物濃度は、例
えば、３×１０^２０／ｃｍ^３とする。少なくとも、ゲー
ト絶縁膜を介してゲート電極とチャネル領域間で電界破
壊等が生じない条件で行う。この後、同様に、ｎＭＯＳ
形成領域と容量素子形成領域のＳｉＧｅ層をレジスト膜
で覆い、ｐ型不純物であるＢ（ボロン）をｐＭＯＳ形成
領域のＳｉＧｅ層４０にドーピングする。その後、アニ
ール工程を経て、ドーピング不純物を活性化する。次に
図３（ｂ）に示すように、ＳｉＧｅ層４０上に、容量素
子の誘電体層となる絶縁層５０を減圧ＣＶＤもしくは熱
酸化法等を利用して形成する。絶縁層５０としては、Ｓ
ｉＯ_２膜、ＳｉＯＮ膜、ＳｉＮ膜、もしくはＳｉＯ_２膜
とＳｉＮ膜との積層膜であるＯＮＯ膜等を用いることが
できる。絶縁層５０の厚みは、例えば絶縁層５０の容量
がＳｉＯ_２膜単体で１０ｎｍ〜３０ｎｍに相当するよう
に設定する。

【００４８】さらに、同図に示すように、絶縁層５０上
に容量素子の上部電極を構成するＳｉＧｅ層６０を形成
する。ＳｉＧｅ層６０は、ＥＳｉＧｅ層４０と同様な方
法で作製することができる。

【００４９】次に、図３（ｃ）に示すように、フォトリ
ソ工程を用いて、レジストマスク７０を形成し、ＲＩＥ
（Reactive Ion Etching）法等を用いてＳｉＧｅ層６
０と絶縁層５０のエッチングを行い、容量素子の上部電
極６１及び誘電体層５１を形成する。不要になったレジ
ストマスク７０はこの後剥離除去する。

【００５０】続けて、図３（ｄ）に示すように、フォト
リソ工程を用いて、レジストマスク８０を形成し、ＲＩ
Ｅ法等を用いてＳｉＧｅ層４０のエッチングを行い、容
量素子の下部電極４１とｐＭＯＳ用ゲート電極４２、ｎ
ＭＯＳ用ゲート電極４３を形成する。なお、下部電極４
１は電極の引き出しが可能なように、上部電極６１より
広くパターニングすることが望ましい。不要になったレ
ジストマスク８０は、この後剥離除去する。ここまでの
工程で、容量素子が形成される。

【００５１】この後は、従来用いられている製造手順に
従って、ＣＭＯＳ構造を作製すればよい。即ち、図３
（ｅ）に示すように、ゲート電極４２、４３をマスクの
一部に用いて不純物のイオン注入をそれぞれの領域に行
い、自己整合的にまず、ソース／ドレインのエクステン
ション（ＬＤＤ）領域１３ａ〜１６ａを形成する。

【００５２】続いて、図１を参照するように、各ゲート
電極４２、４３の両サイドにゲート側壁３５、３６を形
成し、さらにこれらをマスクの一部として用いてそれぞ
れの不純物を自己整合的にイオン注入して、さらにアニ
ール工程を経ることにより、ｐＭＯＳ領域には、ｐ型の
ソース／ドレイン領域１３、１４を、ｎＭＯＳ領域に
は、ｎ型のソース／ドレイン領域１５、１６を形成す
る。

【００５３】この後、必要に応じてサリサイド工程を加
えてもよい。即ち、各ソース／ドレイン領域１３〜１６
を露出させ、その基板表面にシリサイド可能な金属、例
えばＣｏを形成し、アニールを行い、各ソース／ドレイ
ン領域の露出部とゲート電極４２、４３の露出部を自己
整合的にシリサイド化する。

【００５４】さらに、層間絶縁膜、導電ビア、引き出し
配線等を必要に応じて形成する。

【００５５】以上に説明するように、本発明の第１の実
施の形態では、容量素子の上部電極及び下部電極、並び
にＣＭＯＳトランジスタの各ゲート電極をＳｉＧｅ層に
することにより、従来のプロセスに大幅な変更を加える
ことなく、容量素子においては、容量値の電圧依存性を
低減し、ＣＭＯＳトランジスタにおいては、駆動力の改
善を図ることができる。

【００５６】（第２の実施の形態）第２の実施の形態
は、第１の実施の形態の第１の変形例を示すものであ
る。

【００５７】図４（ａ）に、第２の実施の形態に係る半
導体装置の基本的構造を示す。同図に示すように、第２
の実施の形態に係る半導体装置は、第１の実施の形態に
係る半導体装置とほぼ共通する構造を有するが、ＣＭＯ
Ｓトランジスタと容量素子とを有する半導体装置におい
て、各ゲート電極４２、４３と、容量素子の下部電極４
１１のみをＳｉＧｅ層で形成している。

【００５８】即ち、Ｓｉ半導体基板１０の上層は、素子
分離領域であるＳＴＩ層２０により、活性領域とそれ以
外の領域に分離されており、容量素子は、ＳＴＩ層２０
上に形成され、ＳｉＧｅ層からなる下部電極４１１、誘
電体層５１、およびポリＳｉ層からなる上部電極６１の
積層構造で構成されている。

【００５９】第２の実施の形態に係る半導体装置では、
容量素子の下部電極４１１のみをＳｉＧｅ層で形成し、
上部電極６１はポリＳｉ層で形成している。このよう
に、容量素子の電極は、上部電極もしくは下部電極のい
ずれか一方をＳｉＧｅ層で形成した場合は、少なくとも
ＳｉＧｅ層で構成される電極内での空乏層の発生を抑制
できるので、従来の容量素子に比較し、容量の電圧依存
性をかなり低下させることができる。

【００６０】一方、Ｓｉ半導体基板１０上のＣＭＯＳ形
成領域には、第１の実施の形態と同様に、デュアルゲー
ト構造のｐＭＯＳとｎＭＯＳが形成されており、各ＭＯ
Ｓトランジスタには、ＳｉＧｅ層からなるゲート電極４
２、４３を形成している。従って、ＣＭＯＳトランジス
タにおいては、第１の実施の形態の場合と同様に、ゲー
ト電極内の空乏層の発生を抑制し、トランジスタの駆動
力を改善し、信頼性を高めることができる。

【００６１】また、第２の実施の形態に係る半導体装置
は、図３（ａ）〜図３（ｅ）に示す第１の実施の形態に
係る製造方法において、ＳｉＧｅ層６０の代わりにポリ
Ｓｉ層を形成することで得られる。また、ＳｉＧｅ層６
０の代わりに形成するポリＳｉ層は、ゲート電極に使用
するものではないため、不純物のドーピング方法はイオ
ン注入法に限らず使用することができる。よって、ゲー
ト電極の場合に比較しより高い不純物濃度とし、空乏層
の形成を抑制することも可能である。

【００６２】なお、第２の実施の形態では、容量素子の
上部電極６１をポリＳｉ層で形成する例を示している
が、空乏層の発生がないメタル配線材料等で形成しても
よい。

【００６３】（第３の実施の形態）第３の実施の形態
は、第１の実施の形態の第２の変形例を示すものであ
る。

【００６４】図４（ｂ）に、第３の実施の形態の基本的
構造を示す。同図に示すように、第３の実施の形態に係
る半導体装置は、ＣＭＯＳトランジスタと容量素子とを
有する半導体装置において、各ゲート電極並びに、容量
素子の下部電極及び上部電極が、少なくともゲート絶縁
膜３１、３２もしくは誘電体層５１に接する側にＳｉＧ
ｅ層４１２ｂ、６１１ａ、４３１ａ、４２１ａを備えて
いることを特徴とする。

【００６５】同図に示すように、容量素子は、ＳＴＩ層
２０上に形成され、下部電極４１２、誘電体層５１、お
よび上部電極６１１からなる積層構造で構成されてい
る。下部電極４１２は、さらに、下層のポリＳｉ層４１
２ａと誘電体層５１側に接する上層のＳｉＧｅ層４１２
ｂとの積層構造を有し、上部電極６１１は、誘電体層５
１側に接する下層のＳｉＧｅ層６１１ａと上層のポリＳ
ｉ層６１１ｂとの積層構造を有する。

【００６６】このように、第３の実施の形態に係る容量
素子は、少なくとも誘電体層５１の界面に接する電極部
分をＳｉＧｅ層で構成している。空乏層の発生は、誘電
体層５１との界面に接する電極層の状態で決まるため、
上部電極６１１および下部電極４１２の少なくとも誘電
体層に接する側をＳｉＧｅ層で形成しておけば、第１の
実施の形態に係る容量素子のように上部電極および下部
電極を単層のＳｉＧｅ層で形成した場合と同様に、空乏
層の発生抑制効果が得られる。よって、第１の実施の形
態と同様なレベルで従来の容量素子に比較し、容量の電
圧依存性を低下させることができる。

【００６７】一方、Ｓｉ半導体基板１０上のＣＭＯＳ形
成領域には、第１の実施の形態と同様に、デュアルゲー
ト構造のｐＭＯＳとｎＭＯＳとが形成されており、各Ｍ
ＯＳトランジスタのゲート電極４２１、４３１は、ゲー
ト絶縁膜３１、３２に接する側である下層にＳｉＧｅ層
４２１ａ、４３１ａを有し、上層にポリＳｉ層４２１
ｂ、４３１ｂを形成している。ＣＭＯＳトランジスタに
おいても、ゲート絶縁膜界面側にＳｉＧｅ層を形成して
いれば、ゲート電極内の空乏層の形成が抑制され、トラ
ンジスタの駆動力が向上する。

【００６８】なお、第３の実施の形態に係る半導体装置
を作製する際は、容量素子の上部電極６１１とＣＭＯＳ
トランジスタのゲート電極４２１、４３１の構造が等し
いので、これらを同一層として形成することが好まし
い。この場合は、予め容量電極の下部電極４１２と誘電
体層５１とゲート絶縁膜３１、３２を先に形成し、その
上で、ゲート電極４２１、４３１および容量素子の上部
電極６１１を同一層で形成するとよい。

【００６９】また、ＳｉＧｅ層とポリＳｉ層との積層構
造については、減圧ＣＶＤ法を用いてＳｉガス源とＧｅ
ガス源との流量比を調整することによって同一チャンバ
ーを用いて連続的に形成できる。なお、積層構造の組成
は厚み方向にＳｉとＧｅ組成が連続的に変化するもので
あってもよい。

【００７０】また、この構成では、ゲート電極４２１、
４３１の上層がポリＳｉ層で構成されるので、サリサイ
ド工程を用いてシリサイド化を行う場合には、上層がＳ
ｉＧｅ層である場合に較べ、Ｇｅが含まれない分、シリ
サイド電極をより低抵抗化することができる可能性も高
い。

【００７１】このように、ゲート電極もしくは容量素子
の上部電極および下部電極には、単層のＳｉＧｅ層を使
用するばかりでなく、少なくともゲート絶縁膜側もしく
は誘電体層側にＳｉＧｅ層を形成していれば、単層のＳ
ｉＧｅ層を利用したときと同様な効果を得ることができ
る。

【００７２】（第４の実施の形態）第４の実施の形態
は、第１の実施の形態の第３の変形例を示すものであ
る。

【００７３】図４（ｃ）に、第４の実施の形態の基本的
構造を示す。同図に示すように、第４の実施の形態に係
る半導体装置は、ＣＭＯＳトランジスタと容量素子とを
有する半導体装置において、各ゲート電極４２１、４３
１並びに容量素子の上部電極６１１が、少なくともゲー
ト絶縁膜３１、３２もしくは誘電体層５１に接する側に
ＳｉＧｅ層を備えているものである。

【００７４】同図に示すように、ＳＴＩ層２０上に形成
される容量素子は、下部電極４１３、誘電体層５１、お
よび上部電極６１１の積層構造で構成されている。下部
電極４１３はポリＳｉ層で形成されているが、上部電極
６１１は、さらに、誘電体層５１側に接する下層のＳｉ
Ｇｅ層６１１ａと上層のポリＳｉ層６１１ｂとで構成さ
れている。

【００７５】このように、第４の実施の形態に係る容量
素子は、少なくとも上部電極６１１の誘電体層の界面に
接する側にＳｉＧｅ層６１１ａを有しているので、少な
くとも上部電極６１１内の空乏層の発生を抑制すること
ができる。即ち、第２の実施の形態の場合と同様に従来
の容量素子に比較し、容量の電圧依存性をかなり低下さ
せることができる。

【００７６】また、Ｓｉ半導体基板１０上のＣＭＯＳ形
成領域の構成は、第３の実施の形態の場合に等しく、ト
ランジスタの駆動力を向上させることができる。

【００７７】なお、第４の実施の形態に係る半導体装置
は、上述する第３の実施の形態に係る半導体装置の製造
方法を利用して作製することができる。

【００７８】（第５の実施の形態）上述する第１〜第４
の実施の形態では、容量素子の電極およびＣＭＯＳトラ
ンジスタのゲート電極の双方にＳｉＧｅ層あるいはＳｉ
Ｇｅ層を含む積層電極を用い、容量素子とトランジスタ
との双方について特性の改善を図る例について説明した
が、容量素子の電極のみにＳｉＧｅ層を形成し、主に容
量素子の電圧依存性の改善を目的とした構造としてもよ
い。

【００７９】第５の実施の形態に係る半導体装置の構成
を図５（ａ）に示す。同図に示すように、ＣＭＯＳトラ
ンジスタの構成は、従来のものと基本的におなじである
ため説明を省略するが、それぞれのゲート電極４２２、
４３２は、ポリＳｉ層で形成している。一方、素子分離
領域であるＳＴＩ層２０上に形成された容量素子では、
下部電極４１３はゲート電極４２２、４３２と同様にポ
リＳｉ層で形成するが、誘電体層５１を挟んで上部電極
６１２はＳｉＧｅ層で形成している。よって、容量素子
の上部電極６１２内での空乏層の形成を抑制し、空乏層
に伴う変動容量値の発生を抑制し、電圧依存性が低い容
量素子を提供できる。

【００８０】なお、容量素子の下部電極４１３とＣＭＯ
Ｓトランジスタの各ゲート電極４２２、４３２は、いず
れもポリＳｉ層であるため、同一層で形成できる。ま
た、基本的な製造方法は第１の実施の形態とほぼ同様な
製造方法を用いればよい。

【００８１】（第６の実施の形態）第６の実施の形態に
係る半導体装置の構成を図５（ｂ）に示す。第６の実施
の形態に係る半導体装置は、上述する第５の実施の形態
の変形例である。同図に示すように、容量素子の下部電
極４１４を下層のポリＳｉ層４１４ａと誘電体層５１側
に接する上層のＳｉＧｅ層４１４ｂで構成している。ま
た、上部電極６１３をポリＳｉ層で構成している。この
構成において、少なくとも容量電極の下部電極において
空乏層の形成が抑制されるため、容量値の電圧依存性が
かなり低減できる。

【００８２】ＣＭＯＳトランジスタ領域に形成した各ゲ
ート電極４２３、４３３も、容量素子の下部電極４１４
と同様に、下層がポリＳｉ層４２３ａ、４３３ａ、上層
がＳｉＧｅ層で構成されている。よって、第５の実施の
形態の場合と同様に、容量素子の下部電極４１４とＣＭ
ＯＳトランジスタの各ゲート電極４２３、４３３を同一
層で形成することができる。

【００８３】（第７の実施の形態）第７の実施の形態に
係る半導体装置の構成を図５（ｃ）に示す。第７の実施
の形態に係る半導体装置も、上述する第５の実施の形態
の変形例である。ここでは、同図に示すように、容量素
子の下部電極４１４を下層のポリＳｉ層４１４ａと誘電
体層５１側に接する上層のＳｉＧｅ層４１４ｂとで構成
するとともに、上部電極６１４も、下層の誘電体層５１
に接する側にＳｉＧｅ層６１４ａを形成し、上層にポリ
Ｓｉ層６１４ｂを形成している。この構成においては、
容量電極の上部電極および下部電極の双方を単一のＳｉ
Ｇｅ層で形成した場合と同様に、各電極内での空乏層の
形成を抑制できるため、容量値の電圧依存性を大幅に低
減できる。

【００８４】ＣＭＯＳトランジスタ領域に形成した各ゲ
ート電極４２３、４３３も、容量素子の下部電極４１４
と同様に、下層がポリＳｉ層４２３ａ、４３３ａ、上層
がＳｉＧｅ層で構成されている。よって、第５の実施の
形態の場合と同様に、容量素子の下部電極４１４とＣＭ
ＯＳトランジスタの各ゲート電極４２３、４３３を同一
層で形成することができる。

【００８５】以上、各実施の形態に沿って、本発明の半
導体装置について説明したが、本発明はこれらの実施の
形態の記載に限定されるものではない。種々の改良や置
換が可能なことは、当業者に明らかである。

【００８６】例えば、容量電極材料としてＳｉＧｅ層お
よびポリＳｉ層の例のみを挙げているが、上部電極もし
くは下部電極の少なくとも一方をＭｏ、Ｗ、Ｔｉ等の高
融点金属で形成してもよい。また、上部電極について
は、後続するプロセスの温度条件がそれほど高温を必要
としない場合は、ＡｌやＣｕ等のより広い種々の材料を
用いることもできる。

【００８７】また、上述する実施の形態では、容量素子
の上部電極もしくは下部電極とＭＯＳトランジスタのゲ
ート電極とを同一層で形成する場合について説明した
が、同一層で形成する必要は必ずしもない。さらに、容
量素子の位置は素子分離領域であるＳＴＩ層上に形成す
る必要は必ずしもなく、ＳＴＩ層上にさらに絶縁膜を介
して形成してもよいし、活性領域の上方にいずれかの層
間絶縁膜上に形成するものであってもよい。

【００８８】以上に説明するように、本実施の形態に係
る半導体装置は、容量値の電圧依存性を低く抑えた容量
素子を提供できるため、アナログ・デジタル変換回路へ
の応用に適したものである。

【００８９】

【発明の効果】以上、説明するように、本発明の半導体
装置の第１の特徴によれば、容量素子の上部電極もしく
は下部電極の少なくとも誘電体層側に、Ｓｉより小さい
仕事関数を持つＳｉ化合物層、例えばＳｉＧｅ層を用い
るため、電極内での空乏層の発生を抑制し、容量素子全
体の容量値の電圧依存性を低減できる。よって、印加電
圧の値に関わらず安定した容量値を提供できる。また、
ＭＯＳトランジスタのゲート電極においても、少なくと
もゲート絶縁膜側にＳｉＧｅ層を形成するため、ゲート
電極の空乏化を抑制し、トランジスタの駆動性を向上で
きる。このようにＳｉＧｅ層の使用は、ＭＯＳトランジ
スタと容量素子双方の特性を向上させ、信頼性高いデバ
イスを提供できる。

【００９０】本発明の半導体装置の第２の特徴によれ
ば、容量素子の上部電極もしくは下部電極の誘電体層界
面に、Ｓｉより小さい仕事関数を持つＳｉ化合物、例え
ばＳｉＧｅ層を用いるため、電極内での空乏層の発生を
抑制できる。よって、電圧依存性が大きい空乏層に起因
する容量の割合が減少するため、容量素子全体の容量値
の電圧依存性を低減できる。印加電圧の値に関わらず安
定した容量値を提供できる。空乏層の発生を抑制できる
ので、誘電体層の一層の薄膜化、容量素子の縮小化も可
能となる。

【００９１】本発明の半導体装置の製造方法の第１の特
徴によれば、同一工程で、容量素子の下部電極と、ＭＯ
Ｓトランジスタのゲート電極とをＳｉより小さい仕事関
数を持つＳｉ化合物、例えばＳｉＧｅ層で形成できるた
め、プロセス上の負担なく、電圧依存性の少ない容量素
子と、駆動性が良好なＭＯＳトランジスタとを提供でき
る。

【００９２】本発明の半導体装置の製造方法の第２の特
徴によれば、同一工程で、少なくとも誘電体層側もしく
はゲート絶縁膜側にＳｉより小さい仕事関数を持つＳｉ
化合物層、例えばＳｉＧｅ層を有する容量素子の上部電
極と、ＭＯＳトランジスタのゲート電極とを形成できる
ため、プロセス上の負担なく、電圧依存性の少ない容量
素子と、駆動性が良好なＭＯＳトランジスタを提供でき
る。

【００９３】本発明の半導体装置の製造方法の第３の特
徴によれば、容量素子とＭＯＳトランジスタとを同一基
板上に製造上の負担なく形成でき、しかも電圧依存性の
少ない容量素子と、駆動性が良好なＭＯＳトランジスタ
を提供できる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る半導体装置の構造を示
す装置断面図である。

【図２】第１の実施の形態に係る容量素子の電圧依存性
を示すグラフである。

【図３】第１の実施の形態に係る半導体装置の製造工程
を示す各工程での装置断面図である。

【図４】第２〜第４の各実施の形態に係る半導体装置の
構成を示す装置断面図である。

【図５】第５〜第７の各実施の形態に係る半導体装置の
構成を示す装置断面図である。製造工程を示す各工程で
の装置の部分断面図である。

【符号の説明】１０Ｓｉ半導体基板１１ｎウエル層１２ｐウエル層１３〜１６ソース／ドレイン領域２０ＳＴＩ層３０〜３２ゲート絶縁膜３５、３６ゲート側壁４１下部電極５１誘電体層６１上部電極７０、８０レジスト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 29/78 ３０１Ｇ 27/092 29/43 29/78 Ｆターム(参考） 4M104 BB01 BB36 BB38 BB40 CC05 DD02 DD45 DD65 EE05 EE17 FF13 GG09 GG10 GG14 GG19 HH20 5F033 HH03 LL04 LL09 PP03 PP09 VV06 VV10 XX00 5F038 AC05 AC16 AC17 AV06 DF03 EZ02 EZ13 EZ14 EZ16 EZ17 EZ20 5F040 DA00 DA05 DB03 DB09 DC01 EC01 EC02 EC04 EC11 EC13 EF02 EH02 EK01 EK05 FA03 FB02 5F048 AA08 AC03 AC10 BB04 BB06 BB07 BB08 BB12 BB13 BC06 BE03 BF06 BG12 BG14 DA09 DA23

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁層を介して形成され
た下部電極と、前記下部電極上に形成された誘電体層
と、前記誘電体層上に形成された上部電極とを備え、前
記下部電極もしくは上部電極が、少なくとも前記誘電体
層と接する側に、Ｓｉより小さい仕事関数を持つＳｉ化
合物層を有する容量素子と、前記半導体基板層の上層に形成された第１導電型のウエ
ルと、前記ウエル上層に形成された第２導電型のソース
領域およびドレイン領域と、前記ソース領域と前記ドレ
イン領域との間に露出する前記ウエルを覆うように形成
されたゲート絶縁膜と、前記ゲート絶縁膜上に形成さ
れ、少なくとも前記ゲート絶縁膜と接する側にＳｉより
小さい仕事関数を持つＳｉ化合物層を持つゲート電極と
を備えるＭＯＳトランジスタとを有することを特徴とす
る半導体装置。
【請求項２】前記Ｓｉ化合物層が、ＳｉＧｅ層である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】前記容量素子の前記上部電極もしくは前
記下部電極と、前記ＭＯＳトランジスタの前記ゲート電
極とが、同一のＳｉＧｅ層から形成されることを特徴と
する請求項２に記載の半導体装置。
【請求項４】前記容量素子の前記上部電極と、前記Ｍ
ＯＳトランジスタの前記ゲート電極とが、下層にＳｉＧ
ｅ層、上層にポリＳｉ層からなる積層構造を持つ同一の
電極層から形成されることを特徴とする請求項２に記載
の半導体装置。
【請求項５】前記ＭＯＳトランジスタは、デュアルゲート構造のＣＭＯＳトランジスタを構成する
ものであることを特徴とする請求項１〜４のいずれかに
記載の半導体装置。
【請求項６】同一半導体基板上にデュアルゲート構造
のＣＭＯＳトランジスタと容量素子とを混載する半導体
装置であって、前記容量素子が、下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを有し、前記上部電極もしくは下部電極の少なくとも一方が、前
記誘電体層と接する側に、Ｓｉより小さい仕事関数を持
つＳｉ化合物層を備えることを特徴とする半導体装置。
【請求項７】前記Ｓｉ化合物層が、ＳｉＧｅ層である
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】前記上部電極もしくは下部電極の少なく
とも一方が単層のＳｉＧｅ層で形成されていることを特
徴とする請求項７に記載の半導体装置。
【請求項９】前記上部電極もしくは下部電極の少なく
とも一方がＳｉＧｅ層とポリＳｉ層とを含む積層構造の
電極層で形成されていることを特徴とする請求項７に記
載の半導体装置。
【請求項１０】同一半導体基板上に容量素子とＭＯＳ
トランジスタとを有する半導体装置の製造方法におい
て、基板表面に、Ｓｉより小さい仕事関数を持つＳｉ化合物
層からなる電極層を形成する工程と、前記電極層を選択的にエッチングすることにより、前記
容量素子の下部電極と前記ＭＯＳトランジスタのゲート
電極とを同一工程で形成することを特徴とする半導体装
置の製造方法。
【請求項１１】前記Ｓｉ化合物層が、ＳｉＧｅ層であ
ることを特徴とする請求項１０に記載の半導体装置の製
造方法。
【請求項１２】同一半導体基板上に容量素子とＭＯＳ
トランジスタとを有する半導体装置の製造方法におい
て、基板表面に、少なくとも下層側に、Ｓｉより小さい仕事
関数を持つＳｉ化合物層からなる電極層を形成する工程
と、前記電極層を選択的にエッチングすることにより、前記
容量素子の上部電極と前記ＭＯＳトランジスタのゲート
電極とを同一工程で形成することを特徴とする半導体装
置の製造方法。
【請求項１３】前記Ｓｉ化合物層が、ＳｉＧｅ層であ
ることを特徴とする請求項１２に記載の半導体装置の製
造方法。
【請求項１４】前記電極層は、下層にＳｉＧｅ層を有
し、上層にポリＳｉ層を有するものであることを特徴と
する請求項１３に記載の半導体装置の製造方法。
【請求項１５】半導体基板層に、素子分離領域を形成
する工程と、前記素子分離領域で画定された半導体基板層領域に第１
導電型のウエルを形成する工程と、この基板表面に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、Ｓｉより小さい仕事関数を持つ
Ｓｉ化合物層からなる第１電極層を形成する工程と、前記第１電極層上に、絶縁体層を形成する工程と、前記絶縁体層上に、第２電極層を形成する工程と、前記第２電極層および前記絶縁体層とを選択的にエッチ
ングし、前記素子分離領域上方に、容量素子の上部電極
および誘電体層をパターニングする工程と、前記第１電極層を選択的にエッチングし、容量素子の下
部電極とＭＯＳトランジスタのゲート電極とを同時にパ
ターニングする工程とを有することを特徴とする半導体
装置の製造方法。
【請求項１６】前記電極層は、下層にＳｉＧｅ層を有
し、上層にポリＳｉ層を有するものであることを特徴と
する請求項１５に記載の半導体装置の製造方法。
【請求項１７】前記第２電極層が、少なくとも前記絶
縁体層側にＳｉＧｅ層を有するものである請求項１６に
記載の半導体装置の製造方法。