KR20010098593A - 반도체 장치 및 그 제조 방법 - Google Patents

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야마모또나오끼
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

MOS 트랜지스터의 게이트 전극이 아래로부터 실리콘막, 금속 규화막, 반응 방지막 및 금속막의 적층막을 포함하는 반도체 장치는 게이트 저항의 저감의 효과에 의해 회로 성능을 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, MIS형 트랜지스터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 디바이스의 고성능화 및 고집적화를 목적으로서 디바이스의 미세화가 진행되고 있다. 미세화의 진행에 따라 전극 재료에 저저항 재료를 도입할 필요가 생기고, 따라서, MOS 트랜지스터의 게이트 전극에도 금속을 도입하는 것이 바람직하다.
한편, 고속 CMOS 디바이스에 있어서 고성능화 및 고집적화를 동시에 달성하기 위해서는 임계치 전압이 낮고 또한 게이트 저항이 작은 것만으로는 불충분하며, 게이트/컨택트 간의 레이아웃 피치를 축소하는 것이 요구된다. 이들 요구를 해결하는 기술로서 종래 이용되고 있는 것은 게이트의 다결정 실리콘과 소스/드레인 영역을 자기 정합적으로 실리사이드화하는 살리사이드 기술이나, 다결정 실리콘과 실리사이드의 적층 구조를 게이트에 이용하는 폴리사이드 구조를 이용한 기술, 혹은 다결정 실리콘과 고융점 금속의 적층 구조를 게이트 전극으로서 이용하는 기술 등이 있다.
그러나, 살리사이드 기술은 자기 정합 컨택트 기술과 병용하는 것이 곤란하기 때문에, 레이아웃 피치를 축소하는 것이 어렵다. 또한, 폴리사이드 구조에서는 시트 저항이 높아지기 때문에 충분하게 저저항인 게이트 저항을 얻는 것이 어렵다고 하는 문제점이 있다. 이 때문에, 상기 요구를 만족시키는 게이트 전극의 구조로서는 금속과 다결정 실리콘의 적층 구조가 바람직하다.
그런데, 이 구조는 열에 의한 안정성이 낮고, 예를 들면 금속으로서 고융점 금속인 텅스텐을 이용한 경우라도 650℃ 정도의 열 공정을 거치는 동안에 금속과 실리콘이 반응하여 저항의 상승이나 막의 표면 형상의 악화, 게다가 게이트 절연막파괴 등의 문제가 생긴다. 이러한 문제를 해결하기 위해서, 금속과 다결정 실리콘 간에 반응 방지막이 되는 금속 질화물을 사이에 두는 구조(금속/반응 방지막/다결정 실리콘 적층 구조)가 제안되고 있다(예를 들면 '98 IEDM 테크니컬다이제스트 p.397-p.400에 기재).
상술한 바와 같이, 반응 방지막에 질화 텅스텐을 이용한 경우에는,
(1) 질화 텅스텐/다결정 실리콘 간의 접촉 저항이 ∼2×10-5Ω·㎠로 매우 높은 것
(2) 고접촉 저항이 원인으로 디바이스의 회로 성능이 향상되지 않는 것
등의 문제점이 있다.
본 발명의 목적은 금속/반응 방지막/다결정 실리콘 적층 구조의 반응 방지막-다결정 실리콘 간 접촉 저항을 저감한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1a 내지 도 1e는 본 발명의 실시예 1의 제조 공정을 나타내는 단면도.
도 2a 내지 도 2d는 본 발명의 실시예 2의 제조 공정을 나타내는 단면도.
도 3a 내지 도 3d는 본 발명의 실시예 3의 제조 공정을 나타내는 단면도.
도 4a 내지 도 4c는 본 발명의 실시예 4의 제조 공정의 일부를 나타내는 단면도.
도 5a 내지 도 5c는 본 발명의 실시예 4의 제조 공정의 일부를 나타내는 단면도.
도 6a 내지 도 6c는 본 발명의 실시예 5의 제조 공정의 일부를 나타내는 단면도.
도 7a 내지 도 7c는 본 발명의 실시예 5의 제조 공정의 일부를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 301 : 반도체 기판
102, 310 : 게이트 산화막
103 : 다결정 실리콘막
104, 309 : 금속막
105, 308 : 금속 질화물
106, 307 : 금속
107, 306 : 실리콘 산화막
108, 320 : 금속 규화물
109 : 금속 규화물
302 : 실리콘 산화막
303, 305 : 실리콘 질화막
304 : 실리콘 산화막
311 : n형 다결정 실리콘막
312 : p형 다결정 실리콘막
313 : 실리콘 산화막
315, 317 : 펀치스루 스토퍼
314, 316 : 확산층
318, 319 : 깊은 확산층
본 발명은 MOS를 갖는 반도체 장치에 있어서,
상기 MOS 트랜지스터의 게이트 전극이 아래로부터 실리콘막, 금속 규화막, 반응 방지막, 예를 들면, 금속 질화막 및 금속막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명은 또한 반도체 기판 표면에 제1 절연층을 형성하는 공정과, 상기제1 절연막 상에 실리콘막을 피착하는 공정과, 상기 실리콘막 상에 제1 금속막을 피착하는 공정과, 상기 제1 금속막 상에 반응 방지막, 예를 들면, 금속 질화막을 피착하는 공정과, 상기 금속 질화막 상에 제2 금속막을 피착하는 공정과, 상기 실리콘막, 상기 제1 금속막, 상기 금속 질화막 및 상기 제2 금속막으로 이루어지는 적층막을 게이트 전극 형상으로 가공하는 공정과, 상기 게이트 전극을 마스크로서 상기 반도체 기판 표면에 불순물을 이온 주입하는 공정과, 열 처리에 의해, 상기 제1 금속막을 상기 실리콘막과 반응시켜 금속 규화막으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
<실시 형태>
반응 방지막-다결정 실리콘 간의 접촉 저항을 저감하기 위해, 본 발명에 있어서의 반도체 장치에 금속/반응 방지막/금속 규화물/다결정 실리콘의 적층 구조를 게이트 전극으로서 적용한다.
본 발명에 의한 반도체 장치 및 그 제조 방법을 구체적 실시 형태에 따라서 진술하면, 이하와 같다.
(1) MOS 트랜지스터를 갖는 반도체 장치에 있어서,
상기 MOS 트랜지스터의 게이트 전극이 아래로부터 실리콘막, 금속 규화막, 반응 방지막, 예를 들면, 금속 질화막 및 금속막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치이다.
(2) 상기 실리콘막 중에 임의의 도전형이 불순물이 주입되어 있는 것을 특징으로 하는 상기 (1)에 기재된 반도체 장치이다.
(3) 상기 금속 규화막의 막 두께는 5∼20㎚인 것을 특징으로 하는 상기 (1)에 기재된 반도체 장치이다.
(4) 상기 금속 규화막이 텅스텐 실리사이드이고, 상기 금속 질화막이 질화 텅스텐이고, 상기 금속막이 텅스텐 것을 특징으로 하는 상기 (1)에 기재된 반도체 장치이다.
(5) 게이트 전극이 실리콘막과 그 실리콘막의 상측에 적층된 금속막으로 구성된 MOS 트랜지스터를 갖는 반도체 장치에 있어서,
상기 실리콘막과 상기 금속막 간의 상기 실리콘막측에 금속 규화막을 구비하고, 상기 금속막측에 반응 방지막, 예를 들면, 금속 질화막을 구비한 것을 특징으로 하는 반도체 장치이다.
(6) 상기 실리콘막 중에 임의의 도전형의 불순물이 주입되어 있는 것을 특징으로 하는 상기 (5)에 기재된 반도체 장치이다.
(7) 상기 금속 규화막의 막 두께가 5∼20㎚인 것을 특징으로 하는 상기 (5)에 기재된 반도체 장치이다.
(8) 상기 금속 규화막이 텅스텐 실리사이드이고, 상기 금속 질화막이 질화 텅스텐이고, 상기 금속막이 텅스텐인 것을 특징으로 하는 상기 (5)에 기재된 반도체 장치이다.
(9) 반도체 기판 표면에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 실리콘막을 피착하는 공정과, 상기 실리콘막 상에 제1 금속막을 피착하는 공정과, 상기 제1 금속막 상에 반응 방지막, 예를 들면, 금속 질화막을 피착하는 공정과, 상기 금속 질소화막 상에 제2 금속막을 피착하는 공정과, 상기 실리콘막, 상기 제1 금속막, 상기 금속 질화막 및 상기 제2 금속막으로 이루어지는 적층막을 게이트 전극 형상으로 가공하는 공정과, 상기 게이트 전극을 마스크로서 상기 반도체 기판 표면에 불순물을 이온 주입하는 공정과, 열처리에 의해, 상기 제1 금속막을 상기 실리콘막과 반응시켜 금속 규화막으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(10) 상기의 최후 공정의 열 처리에 있어서 650℃이상, 바람직하게는 1100℃정도의 열 처리를 실시하는 것을 특징으로 하는 상기 (9)에 기재된 반도체 장치의 제조 방법이다.
(11) 상기 금속 규화막이 텅스텐 실리사이드이고, 상기 금속 질화막이 질화 텅스텐이고, 상기 제1 및 제2 금속막이 텅스텐인 것을 특징으로 하는 상기 (9)에 기재된 반도체 장치의 제조 방법이다.
(12) 반도체 기판 표면에 제1 절연막을 형성하는 제1 공정과, 상기 제1 절연막 상에 실리콘막을 피착하는 제2 공정과, 상기 실리콘막 상에 제1 금속막을 피착하는 제3 공정과, 상기 제1 금속막 상에 반응 방지막, 예를 들면, 금속 질화막을 피착하는 제4 공정과, 상기 금속 질소화막 상에 제2 금속막을 피착하는 제5 공정과, 열 처리에 의해, 상기 제1 금속막을 상기 실리콘막과 반응시켜 금속 규화막으로 하는 제6 공정과, 상기 실리콘막, 상기 금속 규화막, 상기 금속 질화막 및 상기 제2 금속막으로 이루어지는 적층막을 게이트 전극 형상으로 가공하는 제7 공정과, 상기 게이트 전극을 마스크로서 상기 반도체 기판 표면에 불순물을 이온 주입하는제8 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(13) 상기 제6 공정에 있어서, 650℃ 이상, 바람직하게는 1100℃ 정도의 열 처리를 실시하는 것을 특징으로 하는 상기 (12)에 기재된 반도체 장치의 제조 방법이다.
(14) 상기 금속 규화막이 텅스텐 실리사이드이고, 상기 금속 질화막이 질화 텅스텐이고, 상기 제1 및 제2 금속막이 텅스텐인 것을 특징으로 하는 상기 (12)에 기재된 반도체 장치의 제조 방법이다.
(15) 반도체 기판 표면에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 실리콘막을 피착하는 공정과, 상기 실리콘막 상에 금속 규화막을 피착하는 공정과, 상기 금속 규화막 상에 반응 방지막, 예를 들면, 금속 질화막을 피착하는 공정과, 상기 금속 질소화막 상에 금속막을 피착하는 공정과, 상기 실리콘막, 상기 금속 규화막, 상기 금속 질화막 및 상기 금속막으로 이루어지는 적층막을 게이트 전극 형상으로 가공하는 공정과, 상기 게이트 전극을 마스크로서 상기 반도체 기판 표면에 불순물을 이온 주입하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(16) 상기 금속 규화막이 텅스텐 실리사이드이고, 상기 금속 질화막이 질화 텅스텐이고, 상기 금속막이 텅스텐인 것을 특징으로 하는 상기 (15)에 기재된 반도체 장치의 제조 방법이다.
상기한 바와 같이, 본 발명의 반도체 장치는, 금속/반응 방지막/금속 규화막/다결정 실리콘의 적층 구조를 포함하는 게이트 전극을 갖는 것을 특징으로한다.
최하층은 다결정 실리콘을 포함하고, 이것은 불순물에 의해 도핑될 수 있고, 또한 그 위에 금속 규화막, 예를 들면, 규화 텅스텐, 규화 몰리브덴, 규화 니켈, 규화 탄탈, 규화 하프늄, 규화 지르코늄, 규화 코발트 등으로 만들어진 것을 적층하고, 그 위에 반응 방지막, 예를 들면, 질화 텅스텐, 질화 티탄, 질화 몰리브덴, 질화 탄탈, 탄화 텅스텐, 탄화 티탄, 탄화 몰리브덴, 탄화 탄탈 등으로 만들어진 것을 적층한다. 최상층은 금속층, 예를 들면, 텅스텐, 몰리브덴 등으로 만들어진 것이다.
이하, 본 발명을 실시예 및 도면을 이용하여 구체적으로 설명한다.
실시예 1
도 1a 내지 도 1e는 본 발명의 실시예 1에 따른 게이트 전극의 형성 방법의 공정을 나타내는 단면도이다.
우선, 반도체 기판(101)의 표면 상에 열산화법 등에 의해 게이트 절연막(102)을 형성하고, 계속해서, 다결정 실리콘막(103)을 CVD법 등에 의해 피착한다 (도 1a).
이 다결정 실리콘(103) 중에 임의의 도전형의 불순물(예를 들면, 인이나 붕소)을 이온 주입법으로써 주입하고, 950∼1000℃의 활성화 어닐링을 행한 후에 스퍼터법 등에 의해 금속(104)(예를 들면, 텅스텐)을 5㎚ 정도 피착한다. 이 때, 다결정 실리콘막(103)의 표면에 남은 자연 산화막 등을 제거하기 위해 불산 등에 의한 전(前) 세정을 행한다. 계속해서, 반응 방지막으로서의 금속 질화물(105)(예를들면, 질화 텅스텐) 및 금속(106)(예를 들면, 텅스텐)을 각각 막 두께 5㎚∼10㎚ 정도 및 50㎚ 정도 스퍼터법 등에 의해 피착한다 (도 1b).
또, 이들 금속(104, 106) 혹은 금속 질화물(105)의 피착은 대기 중에 노출되지 않도록 연속하여 행하는 것이 바람직하다. 또한, 금속(106) 상에 실리콘 산화막(107)을 플라즈마 CVD법 등에 의해 피착한다 (도 1c).
이들 피착된 막을 레지스트를 이용한 리소그래피 공정 및 이방성 드라이 에칭 기술 등을 이용하여 게이트 전극으로서 가공한다 (도 1d).
이 후, CMOS 디바이스를 형성하는 과정에서 가해지는 650℃ 이상의 열 공정에 의해서, 금속(104)과 다결정 실리콘(103)이 반응하여 금속 규화물(108)(예를 들면, 텅스텐 실리사이드)이 피착된 금속(104)의 막 두께의 2배 정도의 막 두께만큼 형성된다 (도 1e).
이와 같이 하여 형성된 게이트 전극은 금속 규화물(108)과 다결정 실리콘(103) 간에 이상적인 금속-반도체 접촉이 형성되기 때문에, 종래의 금속 규화물을 사이에 두지 않는 구조에 비해 10분의 1∼40분의 1 정도로 작은 접촉 저항을 얻을 수 있다.
실시예 2
도 2a 내지 도 2d는 본 발명의 실시예 2에 따른 게이트 전극의 형성 방법의 공정을 나타내는 단면도이다.
도 2a, 도 2b의 형성 공정은 실시예 1과 동일 공정이다. 본 실시예에서는 실리콘 기판(101) 상에 게이트 절연막(102), 다결정 실리콘(103), 금속(104)(예를들면, 텅스텐), 금속 질화물(105)(예를 들면, 질화 텅스텐) 및 금속(106)(예를 들면, 텅스텐)을 피착한 단계에서(도 2b), 650℃ 이상의 열 공정을 가함으로써 금속(104)과 다결정 실리콘(103)이 반응하여 금속 규화물(108)(예를 들면 텅스텐 실리사이드)이 피착된 금속(104)의 막 두께의 2배 정도의 막 두께만큼 형성된다 (도 2c).
그 후, 이들이 적층된 막을 레지스트를 이용한 리소그래피 공정 및 이방성 드라이 에칭 기술 등을 이용하여 가공하여 게이트 전극을 형성한다 (도 2d).
이와 같이 하여 형성된 게이트 전극은 금속 규화물(108)과 다결정 실리콘(103) 간에 이상적인 금속-반도체 접촉이 형성되기 때문에, 종래의 금속 규화물을 사이에 두지 않는 구조에 비해 10분의 1∼40분의 1 정도 작은 접촉 저항을 얻을 수 있다.
실시예 3
도 3a 내지 도 3d는 본 발명의 실시예 3에 따른 게이트 전극의 형성 방법의 공정을 나타내는 단면도이다.
우선, 반도체 기판(101)의 표면 상에 열산화법 등에 의해 게이트 절연막(102)을 형성하고, 계속해서, 다결정 실리콘막(103)을 CVD법 등에 의해 피착한다 (도 3a).
이 다결정 실리콘(103) 중에 임의의 도전형의 불순물(예를 들면, 인이나 붕소)을 이온 주입법으로써 주입하고, 950∼1000℃의 활성화 어닐링을 행한 후에 스퍼터법 혹은 CVD법 등에 의해 금속 규화물(109)(예를 들면, 텅스텐 실리사이드)을5∼20㎚ 정도 피착한다. 이 때, 다결정 실리콘막(103)의 표면에 남은 자연 산화막 등을 제거하기 위해 불산 등에 의한 전 세정을 행한다. 계속해서, 반응 방지막으로서의 금속 질화물(105)(예를 들면, 질화 텅스텐) 및 금속(106)(예를 들면 텅스텐)을 각각 막 두께 5∼10㎚ 정도 및 50㎚ 정도 스퍼터법 등에 의해 피착한다 (도 3b)
또, 이들의 금속 규화물(109), 금속(106) 혹은 금속 질화물(105)의 피착은 대기 중에 노출되지 않도록 연속하여 행하는 것이 바람직하다. 또한, 금속(106) 상에 실리콘 산화막(107)을 플라즈마 CVD법 등에 의해 피착한다 (도 3c).
이들 피착된 막을 레지스트를 이용한 리소그래피 공정 및 이방성 드라이 에칭 기술 등을 이용하여 게이트 전극으로서 가공한다 (도 3d).
이와 같이 하여 형성된 게이트 전극은 금속 규화물(109)과 다결정 실리콘(103) 간에 이상적인 금속-반도체 접촉이 형성되기 때문에, 종래의 금속 규화물을 사이에 두지 않는 구조에 비해 10분의 1∼40분의 1 정도 작은 접촉 저항을 얻을 수 있다.
실시예 4
도 4a 내지 도 4c 및 도 5a 내지 도 5c는 본 발명의 실시예 4에 따른 CMOS 트랜지스터의 형성 방법의 공정을 나타내는 단면도이다.
실리콘 기판(301)의 표면을 열산화법 등을 이용하여 10㎚ 정도 산화하여 얻어진 산화막(302) 상에 열CVD법 등을 이용하여 실리콘 질화막(303)을 150㎚ 정도 피착한다. 다음에, 포토리소그래피 공정 및 드라이 에칭 공정에 의해, 깊이 0.3㎛정도의 홈을 실리콘 기판(301)의 소자 간 분리 영역이 되는 부분에 형성한 후 홈의 내측 표면을 10㎛ 정도 열산화한다 (도 4a).
다음에, 상기 홈 내가 매립되도록 CVD법 등에 의해 실리콘 산화막(304)을 피착한 후, 실리콘 질화막(305)을 열CVD법 등에 의해 피착한다. 그 실리콘 질화막(305)을 포토리소그래피 공정 및 드라이 에칭 공정에 의해, 도 4b에 도시한 바와 같이 디바이스 활성 영역의 표면의 실리콘 질화막만 제거한 후, CMP법(Chemical Mechanical Polishing)에 의해 평탄화를 행한다. 이 때, 실리콘 질화막(303, 305)의 연마 레이트가 실리콘 산화막(304)의 연마 레이트에 비해 느리기 때문에, 실리콘 질화막(303, 305)의 부분에서 연마를 멈출 수 있다. 그 후, 실리콘 질화막(303, 305)과 실리콘 산화막(302)을 웨트 세정 기술로 제거한다 (도 4c).
다음에, 반도체 기판(301)의 표면 상에 열산화법 등에 의해 게이트 절연막(310)을 형성하고, 계속해서, 다결정 실리콘막을 CVD법 등에 의해 피착한다. 이 다결정 실리콘 중에 n형의 불순물(예를 들면, 인) 및 p형의 불순물(예를 들면, 붕소)을 이온 주입법으로써 주입한다. 이에 따라, NMOS의 게이트 전극으로서 n형의 다결정 실리콘(311)과, PMOS의 게이트 전극으로서 p형의 다결정 실리콘(312)이 형성된다.
다음에, 950℃의 활성화 어닐링을 행한 후에 스퍼터법 등에 의해 금속(309)(예를 들면, 텅스텐)을 5㎚ 정도 피착한다. 이 때, 다결정 실리콘막(311, 312)의 표면에 남은 자연 산화막 등을 제거하기 위해 불산 등에 의해 전 세정을 행한다.계속해서, 반응 방지막으로서의 금속 질화물(308)(예를 들면, 질화 텅스텐) 및 금속(307)(예를 들면, 텅스텐)을 각각 막 두께 5∼10㎚ 정도 및 50㎚ 정도 스퍼터법 등에 의해 피착한다. 또, 이들의 금속(309, 307) 혹은 금속 질화물(308)의 피착은 대기 중에 노출되지 않도록 연속하여 행하는 것이 바람직하다. 또한, 금속(307) 상에 실리콘 산화막(306)을 플라즈마 CVD법 등에 의해 피착한다.
이들 피착된 막을 레지스트를 이용한 리소그래피 공정 및 이방성 드라이 에칭 기술 등을 이용하여 게이트 전극으로서 가공한다.
다음에, 포토리소그래피 공정 및 이온 주입법에 의해 NMOS의 확산층 영역(314) 및 펀치스루 스토퍼 영역(315), PMOS의 확산층 영역(316) 및 펀치스루 스토퍼 영역(317)을 형성한다 (도 5a).
또한, 플라즈마 CVD법 등을 이용하여 실리콘 산화막을 피착한 후, 피착된 막 두께만큼 등방성 드라이 에칭에 의해 제거함으로써, 게이트 전극의 측면에 실리콘 산화막으로 이루어지는 측벽(313)을 형성한다. 그 후, 포토리소그래피 공정과 이온 주입 기술에 의해 NMOS 및 PMOS의 깊은 확산층 영역(318, 319)을 형성한다 (도 5b).
이 후, 트랜지스터의 활성화 어닐링(예를 들면, 950℃, 10초의 RTA(Rapid Thermal Annealing)에 의해서 금속(309)과 다결정 실리콘(311, 312)이 반응하여 금속 규화물(320)(예를 들면, 텅스텐 실리사이드)이 피착된 금속(309)의 막 두께의 2배 정도의 막 두께만큼 형성된다 (도 5c).
이와 같이 하여 형성된 게이트 전극은 금속 규화물(320)과 다결정실리콘(311, 312) 사이에 이상적인 금속-반도체 접촉이 형성되기 때문에, 종래의 금속 규화물을 사이에 두지 않는 구조에 비해 10분의 1∼40분의 1 정도 작은 접촉 저항을 얻을 수 있다. 또한, 이들의 효과에 의해, 디바이스의 회로 성능(무부하의 CMOS 디바이스의 전파 지연 시간)은 약 28㎰로부터 약 12㎰로 향상된다(게이트 길이 0.10㎛ 세대의 CMOS 디바이스).
실시예 5
도 6a 내지 도 6c 및 도 7a 내지 도 7c는 본 발명의 실시예 5에 관한 CMOS 트랜지스터의 형성 방법의 공정을 나타내는 단면도이다.
실리콘 기판(301)의 표면을 열산화법 등을 이용하여 10㎚ 정도 산화하여 얻어진 산화막(302) 상에 열CVD법 등을 이용하여 실리콘 질화막(303)을 150㎚ 정도 피착한다. 다음에, 포토리소그래피 공정 및 드라이 에칭 공정에 의해 깊이 0.3㎛ 정도의 홈을 실리콘 기판(301)의 소자 간 분리 영역이 되는 부분에 형성한 후, 홈의 내측 표면을 10㎚ 정도 열산화한다 (도 6a).
다음에, 상기 홈 내가 매립되도록 CVD법 등에 의해 실리콘 산화막(304)을 피착한 후, 실리콘 질화막(305)을 열CVD법 등에 의해 피착한다. 그 실리콘 질화막(305)을 포토리소그래피 공정 및 드라이 에칭 공정에 의해 도 6b에 도시한 바와 같이 디바이스 활성 영역의 표면의 실리콘 질화막만 제거한 후, CMP법(Chemical Mechanical Polishing)에 의해 평탄화를 행한다. 이 때, 실리콘 질화막(303, 305)의 연마 레이트가 실리콘 산화막(304)의 연마 레이트에 비해 느리기 때문에, 실리콘 질화막(303, 305)의 부분에서 연마를 멈출 수 있다. 그 후, 실리콘 질화막(303, 305)과 실리콘 산화막(302)을 웨트 세정 기술로 제거한다 (도 6c).
다음에, 반도체 기판(301)의 표면 상에 열산화법 등에 의해 게이트 절연막(310)을 형성하고, 계속해서, 다결정 실리콘막을 CVD법 등에 의해 피착한다. 이 다결정 실리콘 중에 n형의 불순물(예를 들면, 인) 및 p형의 불순물(예를 들면, 붕소)을 이온 주입법으로써 주입한다. 이에 따라, NMOS의 게이트 전극으로서 n형의 다결정 실리콘(311)과, PMOS의 게이트 전극으로서 p형의 다결정 실리콘(312)이 형성된다.
다음에, 950℃의 활성화 어닐링을 행한 후에 스퍼터법 등에 의해 금속(309)(예를 들면, 텅스텐)을 5㎚ 정도 피착한다. 이 때, 다결정 실리콘막(311, 312)의 표면에 남은 자연 산화막 등을 제거하기 위해, 불산 등에 의해 전 세정을 행한다. 계속해서, 반응 방지막으로서의 금속 질화물(308)(예를 들면, 질화 텅스텐) 및 금속(307)(예를 들면, 텅스텐)을 각각 막 두께 5∼10㎚ 정도 및 50㎚ 정도 스퍼터법 등에 의해 피착한다. 또, 이들의 금속(309, 307) 혹은 금속 질화물(308)의 피착은 대기 중에 노출되지 않도록 연속하여 행하는 것이 바람직하다. 또한, 금속(307) 상에 실리콘 산화막(306)을 플라즈마 CVD법 등에 의해 피착한다 (도 7a).
본 실시예에서는, 이 단계에서 650℃ 이상의 열 공정을 가함으로써, 금속(309)과 다결정 실리콘(311, 312)이 반응하여 금속 규화물(320)(예를 들면, 텅스텐 실리사이드)이 피착된 금속(309)의 막 두께의 2배 정도의 막 두께만큼 형성된다 (도 7b).
이들 피착된 막을 레지스트를 이용한 리소그래피 공정 및 이방성 드라이 에칭 기술 등을 이용하여 게이트 전극으로서 가공한다.
다음에, 포토리소그래피 공정 및 이온 주입법에 의해 NMOS의 확산층 영역(314) 및 펀치스루 스토퍼 영역(315), PMOS의 확산층 영역(316) 및 펀치스루 스토퍼 영역(317)을 형성하고, 또한, 플라즈마 CVD법 등을 이용하여 실리콘 산화막을 피착한 후, 피착된 막 두께만큼 등방성 드라이 에칭에 의해 제거함으로써 게이트 전극의 측면에 실리콘 산화막으로 이루어지는 측벽(313)을 형성한다. 그 후, 포토리소그래피 공정과 이온 주입 기술에 의해 NMOS 및 PMOS의 깊은 확산층 영역(318, 319)을 형성한다 (도 7c).
이와 같이 하여 형성된 게이트 전극은 금속 규화물(320)과 다결정 실리콘(311, 312) 사이에 이상적인 금속-반도체 접촉이 형성되기 때문에, 종래의 금속 규화물을 사이에 두지 않는 구조에 비해 10분의 1∼40분의 1 정도 작은 접촉 저항을 얻을 수 있다. 또한, 이들의 효과에 의해, 디바이스의 회로 성능(무부하의 CMOS 디바이스의 전파 지연 시간)은 약 28㎰로부터 약 12㎰로 향상된다(게이트 길이 0.10㎛ 세대의 CMOS 디바이스).
이상과 같이, 종래의 질화 텅스텐/다결정 실리콘 계면의 접촉 저항에서는 n/p형 쌍방의 다결정 실리콘의 어느 쪽의 경우에 있어서도 10-5Ω·㎠정도이고, 오믹 특성을 얻을 수 있는 이상적인 금속/반도체 계면을 형성할 수 없었던 것에 반하여, 본 발명에 따르면, 질화 텅스텐/텅스텐 실리사이드/다결정 실리콘 구조로 함으로써 거의 이상적인 금속/반도체 계면을 얻는 수 있고, 오믹 특성을 나타내는 저접촉 저항의 계면을 얻을 수 있다. 또한, 본 구조를 MOS 트랜지스터의 게이트 전극으로서 이용한 경우에는 게이트 저항의 저감의 효과에 의해 회로 성능을 향상시킬 수 있다.

Claims (16)

  1. MOS 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 MOS 트랜지스터의 게이트 전극이 아래로부터 실리콘막, 금속 규화막, 반응 방지막, 및 금속막의 적층막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 실리콘막 중에 임의의 도전형의 불순물이 주입되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 금속 규화막의 막 두께는 5∼20㎚인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 금속 규화막은 텅스텐 실리사이드이고, 상기 반응 방지막은 질화 텅스텐이고, 상기 금속막은 텅스텐인 것을 특징으로 하는 반도체 장치.
  5. 게이트 전극이 실리콘막과 상기 실리콘막의 상측에 적층된 금속막으로 구성된 MOS 트랜지스터를 포함하는 반도체 장치에 있어서,
    상기 실리콘막과 상기 금속막 간의 상기 실리콘막측에 금속 규화막을 포함하고, 상기 금속막측에 반응 방지막을 포함한 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 실리콘막 중에 임의의 도전형의 불순물이 주입되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 금속 규화막의 막 두께는 5∼20㎚인 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 금속 규화막은 텅스텐 실리사이드이고, 상기 반응 방지막은 질화 텅스텐이고, 상기 금속막은 텅스텐인 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판 표면에 제1 절연막을 형성하는 제1 공정과,
    상기 제1 절연막 상에 실리콘막을 피착하는 제2 공정과,
    상기 실리콘막 상에 제1 금속막을 피착하는 제3 공정과,
    상기 제1 금속막 상에 반응 방지막을 피착하는 제4 공정과,
    상기 반응 방지막 상에 제2 금속막을 피착하는 제5 공정과,
    상기 실리콘막, 상기 제1 금속막, 상기 반응 막지막 및 상기 제2 금속막으로 이루어지는 적층막을 게이트 전극 형상으로 가공하는 제6 공정과,
    상기 게이트 전극을 마스크로서 상기 반도체 기판 표면에 불순물을 이온 주입하는 제7 공정, 및
    열 처리에 의해, 상기 제1 금속막을 상기 실리콘막과 반응시켜 금속 규화막으로 하는 제8 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제8 공정에 있어서 650℃ 이상의 열 처리를 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 금속 규화막은 텅스텐 실리사이드이고, 상기 반응 방지막은 질화 텅스텐이고, 상기 제1 및 제2 금속막은 텅스텐인 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판 표면에 제1 절연막을 형성하는 제1 공정과,
    상기 제1 절연막 상에 실리콘막을 피착하는 제2 공정과,
    상기 실리콘막 상에 제1 금속막을 피착하는 제3 공정과,
    상기 제1 금속막 상에 반응 방지막을 피착하는 제4 공정과,
    상기 반응 방지막 상에 제2 금속막을 피착하는 제5 공정과,
    열 처리에 의해, 상기 제1 금속막을 상기 실리콘막과 반응시켜 금속 규화막으로 하는 제6 공정과,
    상기 실리콘막, 상기 금속 규화막, 상기 반응 방지막 및 상기 제2 금속막으로 이루어지는 적층막을 게이트 전극 형상으로 가공하는 제7 공정과,
    상기 게이트 전극을 마스크로서 상기 반도체 기판 표면에 불순물을 이온 주입하는 제8 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제6 공정에 있어서 650℃ 이상의 열 처리를 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 금속 규화막은 텅스텐 실리사이드이고, 상기 반응 방지막은 질화 텅스텐이고, 상기 제1 및 제2 금속막은 텅스텐인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 반도체 기판 표면에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 실리콘막을 피착하는 공정과,
    상기 실리콘막 상에 금속 규화막을 피착하는 공정과,
    상기 금속 규화막 상에 반응 방지막을 피착하는 공정과,
    상기 반응 방지막 상에 금속막을 피착하는 공정과,
    상기 실리콘막, 상기 금속 규화막, 상기 반응 방지막 및 상기 금속막으로 이루어지는 적층막을 게이트 전극 형상으로 가공하는 공정, 및
    상기 게이트 전극을 마스크로 하여 상기 반도체 기판 표면에 불순물을 이온 주입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 금속 규화막은 텅스텐 실리사이드이고, 상기 반응 막지막은 질화 텅스텐이고, 상기 금속막은 텅스텐인 것을 특징으로 하는 반도체 장치의 제조 방법.
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