KR100654358B1 - 반도체 집적 회로 장치와 그 제조 방법 - Google Patents

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Abstract

반도체 집적 회로 장치가 제공된다. 반도체 집적 회로 장치는 N형 트랜지스터 영역과 P형 트랜지스터 영역이 정의된 기판과, N형 트랜지스터 영역에 형성되며 소오스/드레인 영역과, 폴리 실리콘과 금속층이 적층되어 형성되며 폴리 실리콘과 금속층 사이에 오믹층과 배리어층을 구비하는 게이트 전극을 포함하는 N형 트랜지스터 및 P형 트랜지스터 영역에 형성되며 소오스/드레인 영역과, 폴리 실리콘과 금속층이 적층되어 형성되며 폴리 실리콘과 금속층 사이에 배리어층을 구비하는 게이트 전극을 포함하는 P형 트랜지스터를 포함한다.
반도체 집적 회로 장치, 오믹층, 배리어층

Description

반도체 집적 회로 장치와 그 제조 방법{Semiconductor integrated circuit device and fabrication method for the same}
도 1는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 N형 트랜지스터에서 오믹층의 구비 여부에 따른 폴리 실리콘과 배리어층 사이의 계면 저항에 대한 분석 결과를 나타내는 그래프이다.
도 12는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 P형 트랜지스터에서 오믹층의 구비 여부에 따른 캐패시턴스(F)의 분석 결과를 그래프이다.
(도면의 주요부분에 대한 부호의 설명)
100: N형 트랜지스터 101: P형 트랜지스터
105: 기판 110: 게이트 절연막
120N: N형 폴리 실리콘 120P: P형 폴리 실리콘
130N: N형 게이트 전극 130P: P형 게이트 전극
132: 오믹층 134: 배리어층
136: 금속층 140: 하드 마스크
150: 스페이서 160: 소오스/드레인 영역
본 발명은 반도체 집적 회로 장치와 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 특성이 향상된 반도체 집적 회로 장치와 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 배선의 디자인 룰이 딥 서브 마이크론(deep sub-micron)까지 감소됨에 따라, 배선의 RC 지연이 큰 문제로 제기되고 있다. 이러한 문제를 해결하기 위하여 면저항(sheet resistance)이 작은 텅스텐과 같은 고융점 금속(high fusion point metal)을 배선 물질로 적용되기 시작하였다. 고융점 금속층은 게이트 라인 또는 비트 라인 등에 적용될 수 있다.
게이트 라인에 고융점 금속층 만을 적용할 경우에는 게이트 절연막의 오염 문제가 발생할 수 있다. 따라서, 불순물이 도핑된 폴리 실리콘으로 이루어진 게이트 라인을 형성하고 그 위에 고융점 금속 라인을 적층하는 구조를 채용한다. 그러나, 폴리 실리콘 상에 고융점 금속층을 바로 적층시킬 경우 후속 열처리에 의해 고융점 금속층이 실리사이드화 될 수 있다. 따라서, 폴리 실리콘과 금속층 사이에 배리어층을 형성한다.
그러나, 폴리 실리콘과 금속층 사이에 배리어층을 형성하면 배리어층과 폴리 실리콘 사이의 계면 저항이 커져 반도체 소자의 특성이 저하될 수 있다. 이러한 계면 저항은 N형 트랜지스터와 P형 트랜지스터에서 동시에 발생할 수 있다. 또한, 트랜지스터의 크기가 작을수록 계면 저항의 영향을 더 크게 받을 수 있다. 특히, N형 트랜지스터에서는 계면 저항이 큰 경우, 로직(logic) 부분에 입력 신호(input signal)가 전달되지 않아 반도체 소자에 불량이 발생할 수 있다. 따라서, 폴리 실리콘과 금속층 사이에 오믹층을 형성하여 계면 저항을 낮추어 준다.
그러나, 오믹층은 후속 열처리 공정에서 오믹층이 폴리 실리콘에 도핑된 불순물이 외부로 확산(out diffusion)하는 경로로 작용한다. 따라서, 고융점 금속막/오믹층/배리어층/폴리 실리콘의 다층 구조로 이루어진 게이트 라인을 채용한 P형 트랜지스터의 경우에는 c-v 특성이 현저히 나빠지는 경향이 발생한다.
즉, 반도체 소자의 특성상 N형 트랜지스터에서는 계면 저항이 반도체 소자의 특성 악화의 주 원인이나, P형 트랜지스터에서는 계면 저항보다는 전류의 흐름을 확보하여 c-v 특성을 개선하는 것이 반도체 소자의 특성에 큰 영향을 준다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자의 특성이 향상된 반도체 집적 회로 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 반도체 소자의 특성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으 며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제들을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, N형 트랜지스터 영역과 P형 트랜지스터 영역이 정의된 기판과 상기 N형 트랜지스터 영역에 형성되며 소오스/드레인 영역과, 폴리 실리콘과 금속층이 적층되어 형성되며 폴리 실리콘과 금속층 사이에 오믹층과 배리어층을 구비하는 게이트 전극을 포함하는 N형 트랜지스터 및 상기 P형 트랜지스터 영역에 형성되며 소오스/드레인 영역과, 폴리 실리콘과 금속층이 적층되어 형성되며 폴리 실리콘과 금속층 사이에 배리어층을 구비하는 게이트 전극을 포함하는 P형 트랜지스터를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 N형 트랜지스터 영역과 P형 트랜지스터 영역이 정의된 기판을 제공하는 단계와, 상기 N형 트랜지스터 영역 상에 N형 폴리 실리콘을 형성하고 상기 P형 트랜지스터 영역 상에 P형 폴리 실리콘을 형성하는 단계와, 상기 N형 폴리 실리콘 상에 오믹층을 형성하는 단계와, 상기 P형 폴리 실리콘 및 상기 오믹층 상부에 배리어층을 형성하는 단계와, 상기 배리어층 상부에 금속층을 형성하는 단계와, 상기 금속층, 배리어층, 오믹층 및 폴리 실리콘을 차례대로 패터닝하여 게이트 전극을 형성하는 단계 및 상기 게이트에 정렬되어 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 N형 트랜지스터 영역과 P형 트랜지스터 영역이 정의된 기판 전면에 N형 폴리 실리콘을 형성하는 단계와, 상기 N형 폴리 실리콘 상에 오믹층을 형성하는 단계와, 상기 P형 트랜지스터 영역의 오믹층을 제거하는 단계와, 상기 P형 트랜지스터 영역에 P형 불순물을 도핑하여 P형 폴리 실리콘을 형성하는 단계와, 상기 P형 폴리 실리콘 및 오믹층 상부에 배리어층을 형성하는 단계와, 상기 배리어층 상부에 금속층을 형성하는 단계와, 상기 금속층, 배리어층, 오믹층 및 폴리 실리콘을 차례대로 패터닝하여 게이트 전극을 형성하는 단계 및 상기 게이트에 정렬되어 소오스/드레인 영역을 형성하는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 대하여 설명한다. 도 1는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 기판(105), N형 트랜지스터(100) 및 P형 트랜지스터(101)를 포함한다.
기판(105)에는 N형 트랜지스터 영역과 P형 트랜지스터 영역이 정의되어 있다.
N형 트랜지스터(100)는 반도체 기판(105) 내에 형성된 소오스/드레인 영역(160)과 소오스/드레인 영역(160) 사이의 채널 영역 상에 형성된 게이트 절연막(110) 및 게이트 전극(130N)을 포함한다. 게이트 전극(130N)은 N형 불순물이 도핑된 N형 폴리 실리콘(120N)과 금속층(136)을 포함하는 다층 게이트 전극으로, N형 폴리 실리콘(120N)과 금속층(136) 사이에 배리어층(134)과 오믹층(132)을 구비한다.
금속층(136)은 예를 들어, 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti) 등이 사용될 수 있다. 본 명세서에서 상기 고융점 금속은 상기 예시한 물질들의 실리사이드 물질은 포함하지 않는다. 반도체 소자 제조 공정에의 적용 용이성을 고려할 때 텅스텐(W)이 금속층(136)으로 범용적으로 사용될 수 있으나, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
배리어층(134)은 후속 열처리에 의해 금속층(136)이 실리사이드화되는 것을 차단하기 위한 것이다. 따라서, 배리어층(134)은 금속 질화물로 이루어질 수 있다. 금속 질화물로는 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 등이 사용될 수 있다.
오믹층(132)은 N형 폴리 실리콘(120N)과 금속층(136)의 계면 저항을 낮추기 위한 것이다. 오믹층(132)은 금속 실리사이드 물질로 형성될 수 있으며, 오믹층(132)의 두께는 약 30~200Å일 수 있으며, 바람직하게는 약 80Å일 수 있다. 금속층(136)이 텅스텐(W)으로 형성되는 경우 오믹층(132)도 텅스텐 실리사이드(WSix)로 형성될 수 있다. 또한, 금속층(136)은 예를 들어, 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 코발트 실리사이드(CoSix), 몰리브덴 실리사이드(MoSix) 등으로 형성될 수 있다.
N형 폴리 실리콘(120N)은 불순물이 도핑되어 있는 폴리 실리콘이다. N형 폴리 실리콘(120N)은 N형 불순물이 단독으로 도핑된 폴리 실리콘일 수도 있고, N형 불순물과 함께 N형 불순물의 농도보다 낮은 농도의 P형 불순물이 도핑되어 있는 폴리 실리콘일 수도 있다.
P형 트랜지스터(101)는 반도체 기판(105) 내에 형성된 소오스/드레인 영역(160)과 소오스/드레인 영역(160) 사이의 채널 영역 상에 형성된 게이트 절연막(110) 및 게이트 전극(130P)을 포함한다. 게이트 전극(130P)은 P형 불순물이 도핑된 P형 폴리 실리콘(120P)과 금속층(136)을 포함하는 다층 게이트 전극으로, P형 폴리 실리콘(120P)과 금속층(136) 사이에 배리어층(134)을 구비한다.
금속층(136)은 예를 들어, 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti) 등이 사용될 수 있다. 본 명세서에서 상기 고융점 금속은 상기 예시한 물질들의 실리사이드 물질은 포함하지 않는다. 반도체 소자 제조 공정에의 적용 용이성을 고려할 때 텅스텐(W)이 금속층(136)으로 범용적으로 사용될 수 있으나, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
배리어층(134)은 후속 열처리에 의해 금속층(136)이 실리사이드화되는 것을 차단하기 위한 것이다. 따라서, 배리어층(134)은 금속 질화물로 이루어질 수 있다. 금속 질화물로는 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 등이 사용될 수 있다.
P형 폴리 실리콘(120P)은 불순물이 도핑되어 있는 폴리 실리콘이다. P형 폴리 실리콘(120P)은 P형 불순물이 단독으로 도핑된 폴리 실리콘일 수도 있고, P형 불순물과 함께 P형 불순물의 농도보다 낮은 농도의 N형 불순물이 도핑되어 있는 폴리 실리콘일 수도 있다.
미설명 부호 140은 게이트 전극(130N, 130P)을 형성하기 위한 하드 마스크를, 150은 스페이서를 나타낸다.
N형 트랜지스터(100)에 오믹층(132)을 형성하면, N형 폴리 실리콘(120N)과 배리어층(134) 사이의 계면 저항이 줄어들어, 반도체 소자의 특성이 개선될 수 있다. 또한, P형 트랜지스터(101)에 오믹층(132)을 형성하지 않으면, P형 트랜지스터(101)에서 전류의 흐름이 확보되어 C-V 특성이 개선될 수 있다.
즉, 오믹층(132)을 N형 트랜지스터(100)에만 선택적으로 형성하면, N형 트랜지스터(100)와 P형 트랜지스터(101)의 성능이 모두 최적화되어, 보다 안정된 반도체 소자가 구현되고, 반도체 소자의 특성이 향상될 수 있다.
이하, 도 2 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
이하 제조 방법 설명 시, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
도 2를 참조하면, 반도체 기판(105) 내에 소자 분리 영역(미도시)을 형성하여 액티브 영역을 정의한 후, 반도체 기판(105) 상에 게이트 절연막(110)을 형성한다.
기판(105)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
게이트 절연막(110)은 기판(105)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들 수 있다.
이어서, 게이트 절연막(110) 상에 N형 불순물이 도핑된 N형 폴리 실리콘(120N)을 형성한다. N형 폴리 실리콘(120N)은 먼저 폴리 실리콘을 형성한 후 N형 불순물을 이온 주입에 의해 도핑하거나, 폴리 실리콘 증착시에 인-시츄로 N형 불순물을 도핑하여 형성할 수 있다. N형 불순물로는 인(P) 또는 비소(As) 등을 사용할 수 있다.
이어서, 도 3를 참조하면, 액티브 영역 중 N형 트랜지스터 영역을 마스킹하는 포토레지스트 패턴(310)을 형성한다. 이어서, 포토레지스트 패턴(310)을 이온 주입 마스크로 사용하여 P형 불순물(122)을 이온 주입에 의해 도핑하여 P형 불순물(122)이 도핑된 P형 폴리 실리콘(120P)을 형성한다. P형 불순물(122)로는 붕소(B), 붕소 불화물(BF2, BF3), 인듐(In) 등이 사용될 수 있다.
이 때 P형 불순물(122)의 농도가 이미 도핑되어 있던 N형 불순물의 농도보다 높도록 도핑하여 전체적인 도전형이 P형을 나타내도록 한다. 그 결과, 도 3에 도시되어 있는 바와 같이 반도체 기판(101) 상에 N형 폴리 실리콘(120N)과 P형 폴리 실리콘(120P)으로 이루어진 듀얼 폴리 실리콘이 형성된다.
한편, 듀얼 폴리 실리콘을 형성한 후에는 N형 불순물 및 P형 불순물의 활성화를 위해서, RTP(Rapid Thermal Processing) 또는 어닐링(annealing) 등의 열공정을 수행할 수 있다. 이 때, 온도는 약 600도 이상일 수 있다.
듀얼 폴리 실리콘은 먼저 P형 폴리 실리콘(120P)을 기판 전면에 형성한 후, N형 트랜지스터 영역에 N형 불순물을 주입하여 형성할 수도 있다. 또한, N형 트랜지스터 영역과 P형 트랜지스터 영역을 각각 노출시키는 2장의 마스크를 사용하여 N형 불순물과 P형 불순물을 각각 주입하여 형성할 수도 있으나, 도 2 및 도 3에 설명한 바와 같이 한 장의 마스크만을 사용하여 형성하는 것이 공정을 단순화하고 제조 단가를 감소시킬 수 있다. 이어서, 급속 질화 처리 및 세정 공정을 실시한다.
이어서, 도 4를 참조하면, N형 트랜지스터 영역의 N형 폴리 실리콘(120N) 상 에 오믹층(132)을 형성한다. 오믹층(132)은 CVD(Chemical Vapor Deposition)의 방법으로 형성할 수 있다. 이 때, 반응기 안에 SiH4를 주입하지 않고, 헥사플루오르텅스텐(WF6)과 다이클로로실란(SiH2Cl2)을 주입한다. 그러면, N형 폴리 실리콘(120N) 상에만 텅스텐 실리사이드(WSix)가 선택적으로 형성된다. 즉, N형 폴리 실리콘(120N) 상에만 오믹층(132)이 형성되고, P형 폴리 실리콘(120P) 상에는 오믹층(132)이 형성되지 않는다.
상기와 같은 방법으로, 오믹층(132)을 형성하면, N형 트랜지스터 영역에만 오믹층(132)을 형성하기 위하여 P형 트랜지스터 영역 상에 마스크를 사용하는 공정이 생략될 수 있다. 따라서, N형 트랜지스터 영역에만 오믹층(132)을 형성하는 공정이 마스킹 공정 없이 수행되기 때문에, 비용이 절감되고 공정이 단순해 질 수 있다.
상기의 CVD 공정 시에는 반응기 안에 캐리어 가스(carrier gas)로써 Ar을 같이 주입할 수도 있으며, 이러한 경우 Ar의 부분 압력은 200 mtorr 이상으로 적용할 수 있다. 또한, 상기의 CVD 공정은 웨이퍼에 일정 온도의 열을 공급하면서 이루어질 수도 있다.
한편, 오믹층(132)은 듀얼 폴리 실리콘 전면에 오믹층(132)을 형성하고 P형 폴리 실리콘(120P) 상의 오믹층(132)을 제거하여 형성할 수도 있다. 여기서, 오믹층(132)은 CVD 방법으로 또는 PVD(Physical Vapor Deposition)의 방법으로 기판(105) 전면에 적층한 후, 열 공정을 거치는 방법에 의해서 형성할 수도 있다. 이 때, 오믹층(132)은 예를 들어, 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 코발트 실리사이드(CoSix), 텅스텐 실리사이드(WSix), 몰리브덴 실리사이드(MoSix) 등으로 형성할 수 있다.
이어서, 도 5를 참조하면, 오믹층(132) 및 P형 폴리 실리콘(120P) 상에 배리어층(134) 및 금속층(136)을 차례대로 적층한다. 이 때, 배리어층(134)은 CVD, PVD 또는 ALD(Atomic Layer Deposition)의 방법으로 형성할 수 있으며, 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 등으로 형성될 수 있다. 금속층(136)은 예를 들어, 텅스텐(W), 레늄(Re), 탄탈륨(Ta), 오스뮴(Os), 몰리브덴(Mo), 니오븀(Nb), 바나듐(V), 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti) 등이 사용될 수 있다.
이어서, 금속층(136) 상에 게이트 전극을 정의하기 위한 하드 마스크(140)를 형성한다. 하드 마스크(140)는 PE-SiN(Plasma Enhenced-SiN) 또는 LP-SiN(Low Pressure-SiN) 등으로 이루어질 수 있다.
도 6을 참조하면, 하드 마스크(140)를 식각 마스크로 사용하여 금속층(136), 배리어층(134), 오믹층(132) 및 폴리 실리콘()을 차례대로 패터닝하여 P형 트랜지스터용 게이트 전극(130P)과 N형 트랜지스터용 게이트 전극(130N)을 각각 형성한다.
다시, 도 1을 참조하면, 각 게이트 전극(130N, 130P)의 측벽에 스페이서(150)를 형성한 후 불순물을 주입하여 소오스/드레인 영역(160)을 형성한다. 그 결과, 오믹층(132)을 구비하는 N형 트랜지스터(100)와 오믹층(132)을 구비하지 않는 P형 트랜지스터(101)가 완성된다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 N형 트랜지스터(100) 및 P형 트랜지스터(101)에 각각 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 반도체 소자를 완성한다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이하, 도 7 내지 도 10을 참조하여 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명한다. 도 7 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7을 참조하면, 반도체 기판(105) 내에 소자 분리 영역(미도시)을 형성하여 액티브 영역을 정의한 후, 반도체 기판(105) 상에 게이트 절연막(110) 및 N형 폴리 실리콘(120N)을 형성한다. 이 때, 게이트 절연막(110) 및 N형 폴리 실리콘(120N)을 형성하는 방법은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
이어서, 도 8을 참조하면, N형 폴리 실리콘(120N) 전면에 오믹층(132)을 형성한다. 여기서, 오믹층(132)은 CVD 방법으로 형성하거나 또는 PVD(Physical Vapor Deposition) 방법으로 적층한 후, 열 공정을 거치는 것에 의해서 형성할 수도 있다. 이 때, 오믹층(132)은 예를 들어, 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 코발트 실리사이드(CoSix), 텅스텐 실리사이드(WSix), 몰리브덴 실리 사이드(MoSix) 등으로 형성할 수 있다.
이어서, 도 9를 참조하면, 액티브 영역 중 N형 트랜지스터 영역을 마스킹하는 포토레지스트 패턴(330)을 형성한다. 이어서, 포토레지스트 패턴(330)을 마스크로 사용하여 P형 트랜지스터 영역의 오믹층(132)을 제거한다. 이 때, P형 트랜지스터 영역의 오믹층(132)은 건식 식각 또는 습식 식각으로 제거할 수 있다.
이어서, 도 10을 참조하면, 포토레지스트 패턴(330)을 다시 마스크로 사용하여, P형 트랜지스터 영역의 N형 폴리 실리콘(120N)에 P형 불순물(122)을 이온 주입에 의해 도핑하여 P형 폴리 실리콘(120P)을 형성한다. P형 불순물(122)로는 붕소(B), 붕소 불화물(BF2, BF3), 인듐(In) 등이 사용될 수 있다. 이 때, P형 불순물(122)의 농도가 이미 도핑되어 있던 N형 불순물의 농도보다 높도록 도핑하여 전체적인 도전형이 P형을 나타내도록 한다. 그 결과 도 10에 도시되어 있는 바와 같이 반도체 기판(101) 상에 N형 폴리 실리콘(120N)과 P형 폴리 실리콘(120P)으로 이루어진 듀얼 폴리 실리콘이 형성된다. 이어서, 급속 질화 처리 및 세정 공정을 실시한다.
오믹층(132)을 N형 트랜지스터 영역에만 형성하고, 또한 듀얼 폴리 실리콘을 형성하기 위해서는 일반적으로 마스킹 공정이 두번 들어가야 한다. 그러나, 상기와 같은 방법으로 오믹층(132) 및 듀얼 폴리 실리콘을 형성하면, 한 번의 마스킹 공정으로 오믹층(132)과 듀얼 폴리 실리콘이 형성되므로, 공정이 간단해지고 시간이 단축되어 생산성이 향상될 수 있다.
이어서, 오믹층(132) 및 P형 폴리 실리콘(120P) 상에 배리어층(134) 및 금속층(136)을 적층하고 패터닝하여 P형 트랜지스터용 게이트 전극(130P)과 N형 트랜지스터용 게이트 전극(130N)을 형성하는 것과 소오스/드레인 영역(160)을 형성하는 것은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
도 11은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 N형 트랜지스터에서 오믹층의 구비 여부에 따른 폴리 실리콘과 배리어층 사이의 계면 저항에 대한 분석 결과를 나타내는 그래프이다.
A는 게이트 전극이 금속층/배리어층/오믹층/N형 폴리 실리콘으로 형성된 N형 트랜지스터 구조에서의 계면 저항을 분석한 것이고, B는 게이트 전극이 금속층/배리어층/N형 폴리 실리콘으로 형성된 N형 트랜지스터 구조에서의 계면 저항을 분석한 것이다.
도 11을 참조하면, 오믹층을 구비한 N형 트랜지스터의 계면 저항인 A는 오믹층을 구비하지 않은 N형 트랜지스터의 계면 저항인 B와 비교할 때, 약 100배 정도 줄어드는 것을 확인할 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 P형 트랜지스터에서 오믹층의 구비 여부에 따른 캐패시턴스(F)의 분석 결과를 그래프이다.
C는 게이트 전극이 금속층/배리어층/오믹층/P형 폴리 실리콘으로 형성된 P형 트랜지스터 구조에서의 캐패시턴스를 분석한 것이고, D는 게이트 전극이 금속층/배리어층/P형 폴리 실리콘으로 형성된 P형 트랜지스터 구조에서의 캐패시턴스를 분석한 것이다.
도 12를 참조하면, 오믹층을 구비한 P형 트랜지스터의 캐패시턴스인 C보다 오믹층을 구비하지 않은 P형 트랜지스터의 캐패시턴스인 D가 도 높은 값을 가지는 것을 확인할 수 있다. 따라서, 오믹층을 구비하지 않는 것이 P형 트랜지스터의 특성 향상에 효과적임을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 본 발명의 반도체 집적 회로 장치에서는 N형 트랜지스터에만 선택적으로 오믹층이 형성되고 P형 트랜지스터에는 오믹층이 형성되지 않는다. 따라서, N형 트랜지스터와 P형 트랜지스터의 성능이 모두 최적화되어, 보다 안정된 반도체 소자가 구현되고, 반도체 소자의 특성이 향상될 수 있다.
둘째, N형 트랜지스터 영역에만 오믹층을 형성하는 공정이 마스킹 공정 없이 수행되기 때문에, 비용이 절감되고 공정이 단순해 질 수 있다.
셋째, N형 트랜지스터 영역에만 오믹층을 형성하는 공정과 듀얼 폴리 실리콘을 형성하는 공정이 한 번의 마스킹 공정으로 수행되기 때문에, 공정이 간단해지고 시간이 단축되어 생산성이 향상될 수 있다.

Claims (23)

  1. N형 트랜지스터 영역과 P형 트랜지스터 영역이 정의된 기판;
    상기 N형 트랜지스터 영역에 형성되며 소오스/드레인 영역과, 폴리 실리콘과 금속층이 적층되어 형성되며 폴리 실리콘과 금속층 사이에 오믹층과 배리어층을 구비하는 게이트 전극을 포함하는 N형 트랜지스터; 및
    상기 P형 트랜지스터 영역에 형성되며 소오스/드레인 영역과, 폴리 실리콘과 금속층이 적층되어 형성되며 폴리 실리콘과 금속층 사이에 배리어층을 구비하는 게이트 전극을 포함하는 P형 트랜지스터를 포함하는 반도체 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 N형 트랜지스터의 폴리 실리콘은 N형 폴리 실리콘이고, 상기 P형 트랜지스터의 폴리 실리콘은 P형 실리콘인 반도체 집적 회로 장치.
  3. 제 1항에 있어서,
    상기 오믹층은 TiSix, TaSix, CoSix, WSix, MoSix인 반도체 집적 회로 장치.
  4. 제 1항에 있어서,
    상기 배리어층은 WN, TiN, TaN, BN인 반도체 집적 회로 장치.
  5. 제 1항에 있어서,
    상기 금속층은 W인 반도체 집적 회로 장치.
  6. 제 1항에 있어서,
    상기 P형 폴리 실리콘은 P형 불순물과 함께 상기 P형 불순물의 농도보다 낮은 농도의 N형 불순물이 도핑되어 있는 반도체 집적 회로 장치.
  7. N형 트랜지스터 영역과 P형 트랜지스터 영역이 정의된 기판을 제공하는 단계;
    상기 N형 트랜지스터 영역 상에 N형 폴리 실리콘을 형성하고 상기 P형 트랜지스터 영역 상에 P형 폴리 실리콘을 형성하는 단계;
    상기 N형 폴리 실리콘 상에 오믹층을 형성하는 단계;
    상기 P형 폴리 실리콘 및 상기 오믹층 상부에 배리어층을 형성하는 단계;
    상기 배리어층 상부에 금속층을 형성하는 단계;
    상기 금속층, 배리어층, 오믹층 및 폴리 실리콘을 차례대로 패터닝하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 정렬되어 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 N형 트랜지스터 영역 상에 N형 폴리 실리콘을 형성하고 상기 P형 트랜지스터 영역상에 P형 폴리 실리콘을 형성하는 단계는
    상기 기판 전면에 N형 폴리 실리콘을 형성하는 단계; 및
    상기 P형 트랜지스터 영역 상에 P형 불순물을 도핑하여 P형 폴리 실리콘을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 N형 트랜지스터 영역 상에 N형 폴리 실리콘을 형성하고 상기 P형 트랜지스터 영역상에 P형 폴리 실리콘을 형성하는 단계는
    상기 기판 전면에 P형 폴리 실리콘을 형성하는 단계; 및
    상기 N형 트랜지스터 영역 상에 N형 불순물을 도핑하여 N형 폴리 실리콘을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  10. 제 7항에 있어서,
    상기 N형 트랜지스터 영역 상에 N형 폴리 실리콘을 형성하고 상기 P형 트랜지스터 영역상에 P형 폴리 실리콘을 형성하는 단계는
    상기 N형 트랜지스터 영역 상에 N형 폴리 실리콘을 형성하는 단계; 및
    상기 P형 트랜지스터 영역 상에 P형 폴리 실리콘을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  11. 제 7항에 있어서,
    상기 N형 트랜지스터 영역 상에 N형 폴리 실리콘을 형성하고 상기 P형 트랜지스터 영역상에 P형 폴리 실리콘을 형성하는 단계는
    N형 폴리 실리콘 및 P형 폴리 실리콘을 형성한 후, 상기 기판을 소정 온도에서 열처리하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  12. 제 7항에 있어서,
    상기 오믹층은 화학 기상 증착 방법에 의해 형성하되 SiH2Cl2와 WF6 가스를 주입하여 N형 폴리 실리콘 상에만 선택적으로 오믹층을 형성하는 반도체 집적 회로 장치의 제조 방법.
  13. 제 12항에 있어서,
    상기 오믹층은 WSix로 형성되는 반도체 집적 회로 장치의 제조 방법.
  14. 제 7항에 있어서,
    상기 N형 폴리 실리콘 상에 오믹층을 형성하는 단계는
    상기 기판 전면에 오믹층을 형성하는 단계; 및
    상기 P형 트랜지스터 영역의 오믹층을 제거하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 오믹층은 TiSix, TaSix, CoSix, WSix, MoSix로 형성되는 반도체 집적 회로 장치의 제조 방법.
  16. 제 7항에 있어서,
    상기 배리어층은 WN, TiN, TaN, BN로 형성되는 반도체 집적 회로 장치의 제조 방법.
  17. 제 7항에 있어서,
    상기 금속층은 W인 반도체 집적 회로 장치의 제조 방법.
  18. N형 트랜지스터 영역과 P형 트랜지스터 영역이 정의된 기판 전면에 N형 폴리 실리콘을 형성하는 단계;
    상기 N형 폴리 실리콘 상에 오믹층을 형성하는 단계;
    상기 P형 트랜지스터 영역의 오믹층을 제거하는 단계;
    상기 P형 트랜지스터 영역에 P형 불순물을 도핑하여 P형 폴리 실리콘을 형성하는 단계;
    상기 P형 폴리 실리콘 및 오믹층 상부에 배리어층을 형성하는 단계;
    상기 배리어층 상부에 금속층을 형성하는 단계;
    상기 금속층, 배리어층, 오믹층 및 폴리 실리콘을 차례대로 패터닝하여 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극에 정렬되어 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  19. 제 18항에 있어서,
    상기 P형 트랜지스터 영역에 P형 불순물을 도핑하여 P형 폴리 실리콘을 형성하는 단계에서는 상기 기판을 소정 온도에서 열처리하는 단계를 포함하는 반도체 집적 회로 장치의 제조 방법.
  20. 제 18항에 있어서,
    상기 오믹층은 TiSix, TaSix, CoSix, WSix, MoSix로 형성되는 반도체 집적 회로 장치의 제조 방법.
  21. 제 18항에 있어서,
    상기 P형 불순물은 B, BF2, BF3 등인 반도체 집적 회로 장치의 제조 방법.
  22. 제 18항에 있어서,
    상기 배리어 층은 WN, TiN, TaN, BN로 형성되는 반도체 집적 회로 장치의 제조 방법.
  23. 제 18항에 있어서,
    상기 금속층은 W인 반도체 집적 회로 장치의 제조 방법.
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JP2006211298A JP2007049143A (ja) 2005-08-10 2006-08-02 デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093268A (zh) * 2021-11-29 2022-02-25 北京京东方技术开发有限公司 一种曲面显示基板、其驱动方法及装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100840786B1 (ko) * 2006-07-28 2008-06-23 삼성전자주식회사 저저항 게이트 전극을 구비하는 반도체 장치 및 이의제조방법
KR100753558B1 (ko) * 2006-08-21 2007-08-30 삼성전자주식회사 씨모스 트랜지스터 및 그 제조 방법
DE102007045074B4 (de) * 2006-12-27 2009-06-18 Hynix Semiconductor Inc., Ichon Halbleiterbauelement mit Gatestapelstruktur
JP2009111222A (ja) * 2007-10-31 2009-05-21 Renesas Technology Corp 半導体装置およびその製造方法
US20130119461A1 (en) * 2011-11-14 2013-05-16 SK Hynix Inc. Semiconductor device having a buried gate and method for forming thereof
KR101994820B1 (ko) * 2012-07-26 2019-07-02 에스케이하이닉스 주식회사 실리콘함유막과 금속함유막이 적층된 반도체 구조물 및 그의 제조 방법
US9401279B2 (en) 2013-06-14 2016-07-26 Sandisk Technologies Llc Transistor gate and process for making transistor gate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100760A (ja) 2000-07-21 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ
US20050073011A1 (en) 2003-10-06 2005-04-07 Elpida Memory Inc. Semiconductor device having a HMP metal gate

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11330468A (ja) * 1998-05-20 1999-11-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6165858A (en) * 1998-11-25 2000-12-26 Advanced Micro Devices Enhanced silicidation formation for high speed MOS device by junction grading with dual implant dopant species
JP2001298186A (ja) * 2000-04-14 2001-10-26 Hitachi Ltd 半導体装置およびその製造方法
KR100442570B1 (ko) * 2000-06-29 2004-07-30 주식회사 하이닉스반도체 반도체소자의 이중게이트전극 형성방법
JP3594140B2 (ja) * 2002-06-26 2004-11-24 沖電気工業株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100760A (ja) 2000-07-21 2002-04-05 Mitsubishi Electric Corp 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ
US20050073011A1 (en) 2003-10-06 2005-04-07 Elpida Memory Inc. Semiconductor device having a HMP metal gate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114093268A (zh) * 2021-11-29 2022-02-25 北京京东方技术开发有限公司 一种曲面显示基板、其驱动方法及装置
CN114093268B (zh) * 2021-11-29 2023-12-08 北京京东方技术开发有限公司 一种曲面显示基板、其驱动方法及装置

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Publication number Publication date
US20100055891A1 (en) 2010-03-04
US7635897B2 (en) 2009-12-22
US20070034964A1 (en) 2007-02-15
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