KR100442570B1 - 반도체소자의 이중게이트전극 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 이중 게이트 전극 형성 방법에 관한 것으로, 특히 표면 채널 CMOS 제조 방법에 있어서, 안정적인 특성의 인-시튜(In-Situ) 붕소 도프트 폴리 실리콘막의 사용을 가능하도록 하기 위해, 울트라 로우 에너지 임플란터(Ultra Low Energy Implanter)로 인과 같은 N형 불순물을 주입하는 N 카운터 주입(Counter Doping)공정을 실시하여 이중 게이트 전극을 형성하는 방법에 관한 것이다.

Description

반도체소자의 이중게이트전극 형성방법{Method for forming dual gate electrode of semiconductor device}

본 발명은 반도체 소자의 이중 게이트 전극 형성 방법에 관한 것으로서, 특히 안정적인 특성의 인-시튜 붕소 도프트 폴리 실리콘막의 사용을 가능하도록 하기 위해 울트라 로우 에너지 임플란터로 인과 같은 N형 불순물을 주입하는 N 카운터 주입 공정을 실시하여 이중 게이트 전극을 형성하는 방법에 관한 것이다.

디자인 룰(Design Rule)이 감소함에 따라 PMOS 채널 길이가 0.3㎛ 이하가 되면, 문턱 전압이 높아지고 누설 특성이 악화되는 문제점이 발생하여 매몰 채널(Buried Channel) PMOS 트랜지스터의 사용이 불가능해졌다. 이를 해결하기 위해 디바이스의 축소가 가능하고 낮은 전압에서도 안정적으로 작동할 수 있는 이중 게이트를 사용하게 되었다.

종래의 이중 게이트 공정은 NMOS 트랜지스터 영역의 언도프트(Undoped) 폴리 실리콘막에는 인과 같은 N형 불순물을 주입하여 N형 도프트 폴리 실리콘막을, PMOS 트랜지스터 영역의 언도프트 폴리 실리콘막에는 붕소와 같은 P형 불순물을 주입하여 P형 도프트 폴리 실리콘막을 형성하였다.

그런데 디자인 룰의 감소에 따라 소자간 영역과 활성 영역이 감소하면서, 상대적으로 게이트 전극의 높이가 높아지게 되었다. 하지만 N형 및 P형 도프트 폴리 실리콘막이 언도프트 폴리 실리콘막에 불순물을 주입하여 형성되기 때문에 원하는 도전량을 확보하기 위해서 게이트 전극의 높이에 한계가 생기게 되었고, 게이트 전극의 높이가 한정됨에 따라 언도프트 폴리 실리콘막의 두께도 1000Å이하로 제한되었다. 그러나 이렇게 얇은 언도프트 폴리 실리콘막에 불순물을 주입하게 되면 열적 안정성이 취약하여 상부의 WSi_x막 또는 TiSi_x막으로 붕소가 확산되어 게이트 전극의 불순물 공핍 및 붕소의 반도체 기판으로의 침투(Penetration)현상이 발생하여 문턱전압이 떨어지는 문제점이 생겼다. 또한 고농도의 P형 불순물 주입이 필요한 P형 도프트 폴리 실리콘막의 형성이 어려웠다.

이러한 문제점을 해결하기 위해 게이트 전극의 언도프트 폴리 실리콘막 증착과 동시에 붕소와 같은 P형 불순물을 주입하는 인-시튜 붕소 도프트 폴리 실리콘막의 적용이 도입되었다.

하지만 이 경우에는 게이트 전극의 언도프트 폴리 실리콘막의 전체가 P형 도프트 폴리 실리콘막이 되어 DRAM칩의 대부분인 NMOS 트랜지스터 영역에 문제가 생겼다. PMOS 트랜지스터의 경우에는, 인-시튜 붕소 도프트 폴리 실리콘막을 사용하므로 현재 사용중인 인-시튜 인 도프트 폴리 실리콘막과 유사한 특성을 가지고 있고, 게이트 전극의 불순물 공핍 및 보론 침투 현상을 억제할 수 있어 PMOS 트랜지스터 특성의 획기적인 향상이 가능하였다. 하지만, 디바이스의 대부분을 차지하고 있는 NMOS 트랜지스터의 경우, P형 도프트 폴리 실리콘막을 N형 도프트 폴리 실리콘막으로 바꿔줘야 했다. 그래서 N형 도프트 폴리 실리콘을 형성하기 위해 현재는 거의 사용되지 않는 POCl₃주입 공정 사용되었으나, 높은 열적 버젯(Budget) 및 주입 농도 조절의 어려움으로 사용이 불가능하였다.

이러한 문제점 때문에 현재까지 인-시튜 붕소 도프트 폴리 실리콘막은 사용되지 않고 있다.

또한 향후의 하이-엔드 디바이스(High-End Device)에서는 낮은 열적 버젯을 사용하므로 POCl₃주입 공정의 적용 자체가 불가능한 실정이다.

그러므로 인-시튜 붕소 도프트 폴리 실리콘막을 사용한 안정적인 특성의 표면 채널 CMOS 트랜지스터 구현을 위해서는, NMOS 트랜지스터 영역의 게이트 전극의 N형 도프트 폴리 실리콘막을 형성하기 위한 N 카운터 주입 공정의 개발이 필요한 실정이다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 표면 채널 CMOS 제조 방법에 있어 안정적인 특성의 인-시튜 붕소 도프트 폴리 실리콘막의 사용을 가능하도록 하기 위해, NMOS 트랜지스터 영역에 울트라 로우 에너지 임플란터로 인과 같은 N형 불순물을 주입하는 N 카운터 주입 공정을 실시하여 이중 게이트 전극을 형성하는 방법을 제공하는데 있다.

도 1 내지 도 4는 본 발명에 따른 반도체 소자의 이중 게이트 전극 형성 방법을 설명하기 위해 도시된 단면도들이다.

＊도면의 주요 부분에 대한 부호의 명칭＊

10 : 반도체 기판 12 : N웰

14 : P웰 16 : 게이트 절연막

18 : P형 도프트 폴리 실리콘막 18': N형 도프트 폴리 실리콘막

20': 감광막 22 : 텅스텐 나이트라이드막

24 : 텅스텐막

26 : NMOS 트랜지스터 소스/드레인 28 : PMOS 트랜지스터 소스/드레인

상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부에 P형 도프트 폴리 실리콘막을 증착시키는 단계와; NMOS 트랜지스터 영역의 P형 도프트 폴리 실리콘막을 오픈하는 감광막을 형성하는 단계와; 상기 오픈된 NMOS 트랜지스터 영역에 N 카운터 주입 공정을 실시하여 N형 도프트 폴리 실리콘막을 형성하는 단계와; 상기 감광막을 제거하고 상기 N형 및 P형 도프트 폴리 실리콘막 상부에 텅스텐 나이트라이드막과 텅스텐막을 차례로 증착시키는 단계와; 상기 결과물에 포토 공정 및 식각 공정을 시행하여상기 텅스텐막과 텅스텐 나이트라이드막과 각각 P형 도프트 폴리 실리콘막과 N형 도프트 폴리 실리콘막으로 이루어진 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

반도체 소자의 이중 게이트 전극 형성 공정 시, 인-시튜 붕소 도프트 폴리 실리콘막의 사용을 가능하게 하기 위해 울트라 로우 에너지 임플란터를 이용한 N 카운터 주입 공정으로 NMOS 트랜지스터 영역의 P형 도프트 폴리 실리콘막을 N형 도프트 폴리 실리콘막으로 바꿔 안정적인 특성을 가진 표면 채널 CMOS 트랜지스터를 제조할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자한다.

도 1내지 도 4는 본 발명에 따른 반도체 소자의 이중 게이트 전극 형성 방법을 설명하기 위해 도시된 단면도들이다.

도 1에 도시된 바와 같이, 반도체 기판(10)의 PMOS 트랜지스터 영역에는 인과 같은 N형 불순물을 주입하여 N웰(12)을, NMOS 트랜지스터 영역에는 붕소와 같은 P형 불순물을 주입하여 P웰(14)을 형성한다.

그리고 웰 어닐(anneal)공정과 소자 분리(isolation) 공정을 거친 후, 게이트 절연막(16)을 형성한다.

상기 게이트 절연막(16)의 형성시, 수소가스와 산소가스를 사용하여 800℃에서 습식 산화법으로 30∼50Å의 두께의 산화막을 형성하는데, 이 때 NH₃, NO, N₂O가스 중 어느 하나 이상을 동시에 사용하여 옥시 나이트라이드막을 형성시키기도 한다.

그 다음, 상기 게이트 절연막(16) 상부에 500∼1500Å 두께의 P형 도프트 폴리 실리콘막(18)을 증착한다.

상기 P형 도프트 폴리 실리콘막(18)은 인-시튜 붕소 도프트 폴리 실리콘막을 화학적 기상 증착법(CVD)을 이용하여 형성하는데, 실리콘의 소스로 SiH₄, Si₂H₆또는 SiH₂Cl₂를 사용하며 붕소의 소스로 B₂H₆나 BCl₃를 사용한다. 붕소의 농도를 1 ×10²⁰atoms/㎤ 이상으로 하여 500∼700℃의 온도 범위와 200Torr 이하의 압력 조건 하에서 실시한다.

이렇게 형성된 상기 P형 도프트 폴리 실리콘막(18) 내의 안정적인 붕소에 의해 게이트 전극의 불순물 공핍이나 붕소의 반도체 기판으로의 침투 및 NMOS 게이트로의 측면 확산을 방지할 수 있다.

또한 이후에 실시되는 N형 불순물을 이용한 N 카운터 주입 공정에 의해 형성되는 N형 도프트 폴리 실리콘막(18')내에서도 붕소가 인을 고정시키는 역할을 하기 때문에 인의 확산에 의한 게이트 전극의 불순물 공핍이나 PMOS 게이트로의 측면 확산을 방지할 수 있다.

그리고 상기 P타입 도프트 폴리 실리콘막(18) 증착 시, 증착 초기에 질소를 함유한 가스 즉, NH3 가스를 약 750℃, 1Torr 이하에서 같이 사용하여 약 50∼100Å의 질소와 붕소를 같이 함유한 층을 형성함으로써, 붕소와 인과 같은 도펀트 확산을 방지할 수 있다.

그리고 도 2에 도시된 바와 같이, NMOS 트랜지스터 영역의 상기 P형 도프트 폴리 실리콘(18)을 오픈하는 감광막(20)을 형성한 후, 상기 NMOS 트랜지스터 영역에 N 카운터 주입 공정을 실시하여 N형 도프트 폴리 실리콘막(18')을 형성한다. 이 때, 상기 감광막 대신 P웰 마스크를 써도 좋다.

상기 N 카운터 주입 공정은 N형 불순물 소스로는 인 또는 비소를 사용하며 20keV 이하의 에너지를 가진 불순물의 주입양은 1.0 ×10¹⁵∼1.0 ×10¹⁷/㎠로 한다.

그 후에 도 3에 도시된 바와 같이, 상기 감광막(20)을 제거하고 상기 N형 및 P형 도프트 폴리 실리콘 상부에 텅스텐 나이트라이드막(22)을 약 50∼100Å로, 텅스텐막(24)을 500 ∼1000Å의 두께로 차례로 증착시킨다.

그 다음 도 4에 도시된 바와 같이, 포토 공정 및 식각 공정을 시행하여 상기 텅스텐막(24)과 텅스텐 나이트라이드막(22)과 각각 P형 도프트 폴리 실리콘막(18)과 N형 도프트 폴리 실리콘막(18')으로 이루어진 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 전극을 형성한다.

그 후에 임플란트 마스크를 사용하여 PMOS 트랜지스터 영역에는 붕소와 같은P형 불순물을 주입하여 PMOS 소스/드레인(28)을 형성하고, NMOS 트랜지스터 영역에는 인과 같은 N형 불순물을 주입하여 NMOS 소스/드레인(26)을 형성한다.

상기와 같이 본 발명은 인-시튜 붕소 도프트 폴리 실리콘막을 사용하여 P형도프트 폴리 실리콘막을 형성함으로서 고농도의 P형 불순물 주입이 가능하여 게이트 전극의 불순물 공핍을 방지할 수 있고, 이를 통해 낮은 전압에서도 낮은 누설 전류와 높은 포화 전류를 가지는 PMOS 트랜지스터 영역의 게이트 전극의 형성이 가능하다.

또한 N카운터 주입 공정을 통해 N형 도프트 폴리 실리콘막을 형성함으로서 열적 버젯 및 불순물의 주입 농도를 용이하게 조절할 수 있는 NMOS 트랜지스터 영역의 게이트 전극을 형성할 수 있다.

이런 특성을 지닌 이중 게이트 전극은 실제 디바이스에서도 사용할 수 있어 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), Flash memory 및 MML(Merged Memory and Logic) 디바이스 소자의 특성 향상 및 넷 다이(Net Die)의 수 증가의 효과를 거둘 수 있다.

또한, 공정 마진 증가에 따른 수율 증가 및 신뢰도 측면에서도 큰 효과를 거둘 수 있는 이점이 있다.

Claims (7)

1. 반도체 기판에 게이트 절연막을 형성하는 단계와;

   상기 게이트 절연막 상부에 P형 도프트 폴리 실리콘막을 증착시키는 단계와;

   NMOS 트랜지스터 영역의 상기 P형 도프트 폴리 실리콘막을 오픈하는 감광막을 형성하는 단계와;

   상기 오픈된 NMOS 트랜지스터 영역에 N 카운터 주입 공정을 실시하여 N형 도프트 폴리 실리콘막을 형성하는 단계와;

   상기 감광막을 제거하고 상기 N형 및 P형 도프트 폴리 실리콘막 상부에 텅스텐 나이트라이드막과 텅스텐막을 차례로 증착시키는 단계와;

   상기 결과물에 포토 공정 및 식각 공정을 시행하여 상기 텅스텐막과 텅스텐 나이트라이드막과 각각 P형 도프트 폴리 실리콘막과 N형 도프트 폴리 실리콘막으로 이루어진 PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트 전극을 형성하는 방법에 있어서,

   상기 N 카운터 주입 공정시, N형 불순물 소스는 인 또는 비소를 사용하고 20keV 이하의 에너지를 가진 불순물의 주입양은 1×10¹⁵∼1×10¹⁷/㎠ 로 하는 것을 특징으로 하는 반도체 소자의 이중 게이트 전극 형성 방법.
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