KR100689840B1 - 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법 - Google Patents

리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법 Download PDF

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Abstract

리세스된 게이트 전극을 갖는 반도체소자의 제조방법을 제공한다. 상기 제조방법은 반도체기판을 준비하고, 상기 반도체기판을 식각하여 채널트렌치를 형성하는 것을 구비한다. 상기 채널트렌치를 채우고 상기 반도체기판을 덮는 제1 반도체막을 형성한다. 상기 제1 반도체막 상에 상기 제1 반도체막보다 낮은 불순물 농도를 갖는 제2 반도체막을 형성한다. 리세스된 게이트 전극을 갖는 반도체소자 또한 제공된다.

Description

리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법{semiconductor device having a recessed gate electrode and fabrication method thereof}
도 1 내지 도 9는 본 발명의 실시예들에 따른 리세스된 게이트 전극을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 반도체막 내의 불순물 농도 프로파일을 도시한 그래프이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 게이 트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스된 게이트 전극을 갖는 모스 트랜지스터가 소개된 바 있다.
상기 리세스된 게이트 전극을 갖는 모스 트랜지스터는 반도체기판에 채널트렌치를 형성하여 상기 채널트렌치를 채우는 게이트를 형성하고 상기 게이트의 양측 실리콘 기판에 소스/드레인을 형성하여 제조된 것이다. 상기 게이트 형성시, 상기 채널트렌치를 채우는 게이트 물질막 내에 보이드(void)가 형성될 수 있다. 상기 게이트 물질막이 저농도의 폴리실리콘막으로 형성되는 경우, 상기 보이드는 후속 열공정에 의해 이동할 수 있으며, 상기 보이드가 이동하여 상기 채널트렌치의 내벽과 접촉하게 되면, 문턱전압이 급격히 상승하거나, 채널의 커런트 패쓰(current path)가 단절되는 현상을 야기하게 된다.
한편, 씨모스 반도체소자는 엔모스 트랜지스터 및 피모스 트랜지스터로 구성된 씨모스 트랜지스터 회로를 채택하는 반도체소자이다. 이러한 씨모스 트랜지스터 회로는 엔모스 트랜지스터 회로 또는 바이폴라 트랜지스터 회로로 구성된 반도체소자에 비하여 상대적으로 낮은 전력소모(low power consumption)를 보이는 장점을 갖는다. 상기 씨모스 트랜지스터의 채널특성들 모두를 표면 채널 특성으로 전환시키기 위한 듀얼 게이트 전극의 제조방법이 한국공개특허 2001-0045183 호에 제안된 바 있다. 상기 한국공개특허 2001-0045183 호에 따르면, 소자분리막이 형성된 기판 내에 서로 인접한 p-웰 및 n-웰을 형성한다. 상기 기판 전면에 게이트 절연막을 증착하고, 상기 게이트 절연막 상에 비정질 실리콘을 증착한다. 상기 p-웰 상의 비정질 실리콘막에만 선택적으로 n형 불순물들을 주입하고, n-웰 상의 비정질 실리콘막 에만 선택적으로 p형 불순물들을 주입한다. 상기 불순물들이 주입된 실리콘막을 패터닝하여 듀얼 게이트 전극을 형성한다. 상기 한국공개특허 2001-0045183 호에 따르면 상기 엔모스 트랜지스터 및 피모스 트랜지스터의 채널특성들 모두를 표면 채널 특성으로 전환시켜 각각 향상된 트랜지스터 특성을 가질 수 있다. 그러나, 셀영역의 셀 트랜지스터가 리세스된 게이트 전극을 가지는 경우에는, 상기 리세스된 게이트 물질막 내에 n형 불순물이 충분히 주입되지 못하게 되어 셀 트랜지스터 특성이 저하될 뿐만 아니라, 상술한 보이드의 이동 문제가 발생하게 된다.
상기 리세스된 게이트 전극을 갖는 셀 트랜지스터의 특성을 향상시키기 위하여 n형 불순물로 도핑된 폴리실리콘막을 증착하고, 상기 피모스 트랜지스터 영역의 폴리실리콘막 내에 p형 불순물을 선택적으로 주입하는 방법이 개시된 바 있다. 그러나, 상기 셀 트랜지스터 및 상기 엔모스 트랜지스터의 특성을 향상시키기 위하여 고농도의 n형 불순물을 갖는 폴리실리콘막을 증착하는 경우 상기 피모스 트랜지스터 영역에 주입되는 p형 불순물은 이미 도핑된 고농도의 n형 불순물을 상쇄시키기엔 한계가 있다. 이를 개선하기 위하여 저농도의 n형 불순물을 갖는 폴리실리콘막을 증착하는 경우에는 상기 엔모스 트랜지스터 영역에서 폴리공핍효과(poly-depletion effect)가 나타날 수 있다. 상기 폴리공핍효과는 게이트 절연막의 유효 두께 증가를 가져오고, 결과적으로 문턱전압의 변동을 유발하게 된다. 또한, 상술한 리세스된 게이트 전극, 즉, 셀 게이트 전극의 보이드 이동 문제 또한 발생하게 된다.
따라서, 상기 셀 게이트 전극 내의 보이드의 이동을 방지하면서, 폴리공핍효 과를 방지하여 향상된 씨모스 트랜지스터 특성을 유지할 수 있는 새로운 반도체소자의 제조방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 씨모스 트랜지스터의 폴리공핍효과를 방지하면서, 셀 게이트 전극 내의 보이드가 이동하여 채널트렌치의 내벽과 접촉하는 것을 방지할 수 있는 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 리세스된 게이트 전극을 갖는 반도체소자의 제조방법이 제공된다. 상기 제조방법은 반도체기판을 준비하고, 상기 반도체기판을 식각하여 채널트렌치를 형성하는 것을 포함한다. 상기 채널트렌치를 채우고 상기 반도체기판을 덮는 제1 반도체막을 형성한다. 상기 제1 반도체막 상에 상기 제1 반도체막보다 낮은 불순물 농도를 갖는 제2 반도체막을 형성한다.
상기 채널트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널트렌치 및 상기 하부 채널트렌치 상에 위치하고 상기 하부 채널트렌치의 최대폭보다 작은 폭을 갖는 상부 채널트렌치를 포함하도록 형성될 수 있다.
상기 제1 반도체막 및 상기 제2 반도체막은 n형 불순물들로 도우핑될 수 있다.
상기 제1 및 제2 반도체막은 폴리실리콘막으로 형성될 수 있다.
상기 제1 반도체막은 1×1020atom/㎤ 내지 1×1021atom/㎤의 불순물 농도를 갖도록 형성될 수 있다.
상기 제1 반도체막을 형성하기 전에, 상기 채널트렌치의 내벽 및 상기 반도체기판의 표면 상에 게이트 절연막을 형성할 수 있다.
상기 제1 반도체막을 형성하기 전에, 상기 게이트 절연막을 덮는 계면 반도체막을 형성할 수 있다. 상기 계면 반도체막은 상기 제1 반도체막보다 낮은 불순물 농도를 갖는 반도체막 또는 언도프트(undoped) 반도체막으로 형성할 수 있다.
상기 계면 반도체막은 도우프트 폴리실리콘막 또는 언도우프트 폴리실리콘막으로 형성할 수 있다.
상기 제2 반도체막이 형성된 기판을 열처리할 수 있다.
상기 제2 반도체막, 상기 제1 반도체막 및 상기 계면 반도체막을 패터닝하여 상기 채널트렌치를 덮는 리세스된 게이트 패턴을 형성할 수 있다.
상기 제2 반도체막이 형성된 기판을 열처리할 수 있다.
상기 제2 반도체막 및 상기 제1 반도체막을 패터닝하여 상기 채널트렌치를 덮는 리세스된 게이트 패턴을 형성할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따른 제조방법에 의하면, 셀 영역, 제1 트랜지스터 영역 및 제2 트랜지스터 영역을 갖는 반도체기판을 준비하고, 상기 셀 영역의 반도체기판을 식각하여 채널트렌치를 형성하는 것을 포함한다. 상기 채널트렌치를 채우고 상기 반도체기판을 덮는 제1 반도체막을 형성한 다. 상기 제1 반도체막은 제1 도전형을 갖는다. 상기 제1 반도체막 상에 상기 제1 도전형과 동일한 도전형을 갖는 제2 반도체막을 형성한다. 상기 제2 반도체막은 상기 제1 반도체막 보다 낮은 불순물 농도를 갖도록 형성된다. 상기 제2 트랜지스터 영역의 상기 제1 및 제2 반도체막들 내로 상기 제1 도전형과 다른 제2 도전형의 불순물들을 주입한다.
상기 채널트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널트렌치 및 상기 하부 채널트렌치 상에 위치하고 상기 하부 채널트렌치의 최대폭보다 작은 폭을 갖는 상부 채널트렌치를 포함하도록 형성될 수 있다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.
상기 제1 및 제2 반도체막들은 폴리실리콘막으로 형성될 수 있다.
상기 제1 반도체막은 1×1020atom/㎤ 내지 1×1021atom/㎤의 불순물 농도를 갖도록 형성될 수 있다.
상기 제1 반도체막을 형성하기 전에, 상기 채널트렌치의 내벽 및 상기 반도체기판의 표면 상에 게이트 절연막을 형성할 수 있다.
상기 제1 반도체막을 형성하기 전에, 상기 게이트 절연막을 덮는 계면 반도체막을 형성할 수 있다. 상기 계면 반도체막은 상기 제1 반도체막보다 낮은 불순물 농도를 갖는 상기 제1 도전형의 반도체막 또는 언도우프트 반도체막으로 형성될 수 있다.
상기 계면 반도체막은 도우프트 폴리실리콘막 또는 언도우프트 폴리실리콘막 으로 형성될 수 있다.
상기 제2 도전형의 불순물들이 주입된 기판을 열처리할 수 있다.
상기 제2 도전형의 불순물들을 주입한 후에, 상기 제2 반도체막 상에 금속 실리사이드막을 형성할 수 있다. 상기 금속 실리사이드막, 상기 제2 반도체막, 상기 제1 반도체막 및 상기 계면 반도체막을 패터닝하여 상기 채널트렌치를 덮는 셀 게이트 패턴, 상기 제1 트랜지스터 영역 내의 제1 게이트 패턴 및 상기 제2 트랜지스터 영역 내의 제2 게이트 패턴을 형성할 수 있다.
상기 제2 도전형의 불순물들이 주입된 기판을 열처리할 수 있다.
상기 제2 도전형의 불순물들을 주입한 후에, 상기 제2 반도체막 상에 금속 실리사이드막을 형성할 수 있다. 상기 금속 실리사이드막, 상기 제2 반도체막 및 상기 제1 반도체막을 패터닝하여 상기 채널트렌치를 덮는 셀 게이트 패턴, 상기 제1 트랜지스터 영역 내의 제1 게이트 패턴 및 상기 제2 트랜지스터 영역 내의 제2 게이트 패턴을 형성할 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 또 다른 양태에 따르면, 리세스된 게이트 전극을 갖는 반도체소자가 제공된다. 상기 반도체소자는 반도체기판 및 상기 반도체기판 내에 제공된 채널트렌치를 포함한다. 상기 채널트렌치를 채우는 제1 도전형의 하부 반도체막 패턴이 제공된다. 상기 하부 반도체막 패턴 상에 상기 채널트렌치를 가로지르는 상부 반도체막 패턴이 배치된다. 상기 상부 반도체막 패턴은 상기 제1 도전형과 동일한 도전형을 갖고 상기 하부 반도체막 패턴보다 낮은 불순물 농도를 갖는다.
상기 채널트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널트렌치 및 상기 하부 채널트렌치 상에 위치하고 상기 하부 채널트렌치의 최대폭보다 작은 폭을 갖는 상부 채널트렌치를 포함할 수 있다.
상기 하부 반도체막 패턴 및 상기 상부 반도체막 패턴은 폴리실리콘막 패턴일 수 있다.
상기 채널트렌치의 내벽을 덮는 게이트 절연막이 제공될 수 있다.
상기 상부 반도체막 패턴 상에 배치되는 금속 실리사이드막 패턴이 더 제공될 수 있다.
상기 반도체기판 상에 배치된 절연된 제1 게이트 패턴 및 제2 게이트 패턴이 제공될 수 있다.
상기 제1 게이트 패턴은 상기 반도체기판 상에 배치되고 상기 제1 도전형과 동일한 도전형을 갖는 반도체막 패턴 및 상기 반도체막 패턴 상의 금속 실리사이드막 패턴을 포함할 수 있다. 상기 반도체막 패턴은 상기 상부 반도체막 패턴과 실질적으로 동일한 불순물 농도를 가질 수 있다.
상기 제2 게이트 패턴은 상기 반도체기판 상에 배치되고 상기 제1 도전형과 다른 제2 도전형을 갖는 반도체막 패턴 및 상기 반도체막 패턴 상의 금속 실리사이드막 패턴을 포함할 수 있다.
상기 제1 및 제2 도전형은 각각 n형 및 p형일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 리세스된 게이트 전극을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 셀 영역(C) 및 주변회로영역을 갖는 반도체기판(101)이 제공된다. 상기 주변회로영역은 제1 트랜지스터 영역(N) 및 제2 트랜지스터 영역(P)을 포함할 수 있다. 상기 제1 및 제2 트랜지스터 영역(N, P)은 각각 엔모스 트랜지스터 영역(N) 및 피모스 트랜지스터 영역(P)일 수 있다. 상기 셀 영역(C), 상기 엔모스 트랜지스터 영역(N) 및 상기 피모스 트랜지스터 영역(P)을 갖는 반도체기판(101) 내에 소자분리막(103)을 형성한다. 상기 소자분리막(103)은 예를 들어, 트렌치 소자분리(STI; Shallow Trench Isolation) 공정에 의하여 형성될 수 있다. 상기 소자분리막(103)에 의하여 상기 셀 영역(C), 상기 엔모스 트랜지스터 영역(N) 및 상기 피모스 트랜지스터 영역(P)에 각각 셀 활성영역(105C), 엔모스 활성영역(105N) 및 피모스 활성영역(105P)이 한정된다. 상기 셀 영역(C)의 반도체기판(101) 및 상기 엔모스 트랜지스터 영역(N)의 반도체기판 내에 p-웰(도시하지 않음)이 형성될 수 있고, 상기 피모스 트랜지스터 영역(P)의 반도체기판(101) 내에 n-웰(도시하지 않음)이 형성될 수 있다. 상기 p-웰 및 n-웰은 상기 소자분리막(103)의 형성 전 또는 후에 형성될 수 있다.
도 2를 참조하면, 상기 셀 활성영역(105C)을 가로지르는 채널트렌치(107)를 형성한다. 상기 채널트렌치(107)는 상기 반도체기판(101) 상에 패터닝된 마스크막을 형성하고, 상기 마스크막을 식각마스크로 사용하여 상기 셀 활성영역(105C)을 식각하여 형성할 수 있다. 상기 채널트렌치(107)는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널트렌치(107a) 및 상기 하부 채널트렌치(107a) 상에 위치하고 상기 하부 채널트렌치(107a)의 최대폭보다 작은 폭을 갖는 상부 채널트렌치(107b)를 포함하도록 형성될 수 있다. 상기 채널트렌치(107)를 형성하는 방법은 예컨대, 먼저 상기 패터닝된 마스크막을 식각마스크로 사용하여 상기 상부 채널트렌치(107b)를 형성할 수 있다. 상기 상부 채널트렌치(107b)의 측벽 상에 스페이서를 형성할 수 있다. 상기 상부 채널트렌치(107b)의 바닥면을 등방성 식각하여 실질적으로 둥근 내벽 프로파일을 갖는 상기 하부 채널트렌치(107a)를 형성할 수 있다. 상기 채널트렌치(107)를 형성하는 방법은 상술한 방법에 한정되지 않는다. 상기 채널트렌치(107)를 형성한 후 상기 마스크막을 제거한다.
상기 채널트렌치(107)가 형성된 상기 반도체기판(101)의 전면에 게이트 절연막(109)이 형성된다. 상기 게이트 절연막(109)은 상기 채널트렌치(107)의 내벽 및 상기 반도체기판(101)의 표면 상에 형성될 수 있다. 상기 게이트 절연막(109)은 열산화공정에 의해 형성될 수 있다.
도 3을 참조하면, 상기 게이트 절연막(109) 상에 계면 반도체막(151a), 예컨대 계면 폴리실리콘막(151a)을 형성한다. 상기 계면 폴리실리콘막(151a)은 상기 게 이트 절연막(109)이 형성된 상기 채널트렌치(107)의 내벽을 덮도록 형성될 수 있다. 상기 계면 폴리실리콘막(151a)은 상기 상부 채널트렌치(107b)의 폭의 1/2 보다 작은 두께를 갖도록 형성될 수 있다. 즉, 상기 계면 폴리실리콘막(151a)의 두께는 상기 채널트렌치(107)의 개구부가 막히지 않고 콘포말하게 상기 게이트 절연막(109)을 덮을 수 있을 정도의 두께가 최대의 한계 두께이며, 그보다 작은 두께를 갖는 것이 바람직하다. 상기 계면 폴리실리콘막(151a)은 약 100Å 이하의 두께를 갖도록 형성될 수 있다. 상기 계면 폴리실리콘막(151a)은 이후 형성될 제1 폴리실리콘막보다 낮은 n형 불순물 농도를 갖도록 형성될 수 있다. 이와는 달리, 상기 계면 폴리실리콘막(151a)은 언도프트(undoped) 폴리실리콘막으로 형성될 수 있다. 상기 계면 폴리실리콘막(151a)은 실리콘 소스가스 및 도펀트 소스가스를 공정가스로 사용하여 증착될 수 있다. 상기 계면 폴리실리콘막(151a)이 언도프트(undoped) 폴리실리콘막으로 형성되는 경우에는 상기 도펀트 소스가스는 공급되지 않는다.
상기 계면 폴리실리콘막(151a)이 상기 게이트 절연막(109) 상에 형성됨으로써 캐리어의 이동도를 증가시킬 수 있으며, 따라서, 채널영역에 흐르는 전류가 증가하게 된다. 또한, 상기 계면 폴리실리콘막(151a)은 상기 게이트 절연막(109)이 불순물의 침투에 의해 열화되는 것을 방지할 수 있다.
본 발명의 다른 실시예에서 상기 계면 폴리실리콘막(151a)을 형성하는 것은 생략될 수도 있다.
도 4를 참조하면, 상기 계면 폴리실리콘막(151a) 상에 상기 채널트렌치(107)를 채우는 제1 도전형을 갖는 제1 반도체막, 예컨대 n형 불순물들로 도핑된 제1 폴 리실리콘막(151b)을 형성한다. 상기 n형 불순물은 인(P) 또는 아세닉(As)일 수 있다. 상기 제1 폴리실리콘막(151b)은 실리콘 소스가스 및 도펀트 소스가스를 공정가스로 사용하여 증착될 수 있다. 상기 제1 폴리실리콘막(151b)의 불순물 농도는 상기 도펀트 소스가스의 주입량으로 조절할 수 있다.
상기 제1 폴리실리콘막(151b)은 상기 상부 채널트렌치(107b)를 채울 수 있을 정도의 증착 두께를 갖는다. 즉, 오픈된 상기 상부 채널트렌치(107b)의 폭의 1/2 이상의 증착 두께로 증착될 수 있다. 예를 들면, 상기 상부 채널트렌치(107b)의 폭이 600Å보다 작은 경우에, 상기 제1 폴리실리콘막(151b)은 300 내지 400Å의 두께로 증착될 수 있다. 이때, 상기 하부 채널트렌치(107a) 내에 보이드(152; void)가 형성될 수 있다. 이는 상기 하부 채널트렌치(107a)의 폭이 상기 상부 채널트렌치(107b)의 폭보다 큰 것에 기인한다. 상기 제1 폴리실리콘막(151b)은 상기 상부 채널트렌치(107b)를 채우면서, 상기 하부 채널트렌치(107a)의 중심부에 보이드(152)를 가진 채 상기 하부 채널트렌치(107a)의 내벽을 덮는 형태로 형성될 수 있다. 상기 제1 폴리실리콘막(151b)의 증착 두께는 공정 시간으로 조절할 수 있다. 상기 제1 폴리실리콘막(151b)은 상기 계면 폴리실리콘막(151a)의 형성 후에 진공 브레이크(vacuum break) 없이 인-시투 방법으로 증착될 수 있다.
상기 제1 폴리실리콘막(151b)은 상기 계면 폴리실리콘막(151a)보다 고농도의 불순물 농도를 갖도록 형성된다. 예를 들면, 상기 제1 폴리실리콘막(151b)은 1×1020atom/㎤ 내지 1×1021atom/㎤의 불순물 농도를 갖도록 형성될 수 있다. 상기 제1 폴리실리콘막(151b)의 불순물 농도가 낮은 경우에는, 상기 하부 채널트렌치(107a) 내에 존재하는 보이드(152)가 후속 열공정 진행시 이동하여 상기 하부 채널트렌치(107a)의 내벽과 접촉할 수 있다. 이는 문턱전압의 상승 및 채널의 커런트 패쓰(current path)의 단절을 야기한다. 이를 방지하기 위하여, 상기 제1 폴리실리콘막(151b)이 고농도의 불순물 농도를 갖도록 형성하는 것이다. 상기 불순물 농도는 상기 도펀트 소스가스의 공급량을 증가시킴으로써 증가시킬 수 있다.
상기 계면 폴리실리콘막(151a)이 형성되는 경우의 상기 제1 폴리실리콘막(151b)의 불순물 농도는 상기 계면 폴리실리콘막(151a)의 형성이 생략되는 경우의 상기 제1 폴리실리콘막(151b)의 불순물 농도보다 더 높은 것이 바람직 할 수 있다. 이는 상기 계면 폴리실리콘막(151a)의 존재에 의하여, 후속 열공정시 상기 채널트렌치(107) 내의 폴리실리콘막의 농도가 확산에 의하여 낮아질 수 있음을 감안한 것이다.
도 5를 참조하면, 상기 제1 폴리실리콘막(151b) 상에 상기 제1 도전형과 동일한 도전형을 갖는 제2 반도체막, 예컨대 n형 불순물들로 도핑된 제2 폴리실리콘막(151c)을 형성한다. 상기 제2 폴리실리콘막(151c)은 상기 제1 폴리실리콘막(151b)보다 낮은 불순물 농도를 갖도록 형성된다. 예를 들면, 상기 제2 폴리실리콘막(151c)은 1×1020 atom/㎤ 이하의 불순물 농도를 갖도록 형성될 수 있다. 상기 제2 폴리실리콘막(151c)은 상기 제1 폴리실리콘막(151b)과 마찬가지로 실리콘 소스가스 및 도펀트 소스가스를 공정가스로 사용하여 증착될 수 있다. 상기 제2 폴리실리콘막(151c)은 상기 제1 폴리실리콘막(151b)을 형성한 후에 진공 브레이크(vacuum break) 없이 인-시투 방법으로 증착될 수 있다. 이때, 상기 도펀트 소스가스의 공급량을 감소시키어 상기 제2 폴리실리콘막(151c)의 불순물 농도를 상기 제1 폴리실리콘막(151b)의 불순물 농도보다 낮도록 조절할 수 있다. 상기 제2 폴리실리콘막(151c)은 약 700 내지 800Å의 두께를 갖도록 형성될 수 있다. 이후, 상기 제2 폴리실리콘막(151c)을 평탄화시키는 공정을 더 수행할 수 있다.
본 발명에서는 고농도의 n형 불순물을 갖는 제1 폴리실리콘막(151b)으로 상기 채널트렌치(107)를 채우고, 상기 제1 폴리실리콘막(151b) 상에 상기 제1 폴리실리콘막(151b)보다 낮은 불순물 농도를 갖는 제2 폴리실리콘막(151c)을 형성한다. 따라서, 상기 채널트렌치(107) 내에는 고농도의 n형 불순물을 갖는 제1 폴리실리콘막(151b)으로 채워져, 후속 열공정시 상기 보이드(152)의 이동을 방지할 수 있다. 또한, 상기 제1 폴리실리콘막(151b) 상에는 그보다 불순물 농도가 낮은 제2 폴리실리콘막(151c)을 형성함으로써, 이후 상기 피모스 트랜지스터 영역(P)의 폴리실리콘막은 p형 불순물들이 주입되어 n형 불순물들을 상쇄시키고 p형의 도전형을 갖도록 할 수 있다.
도 10은 상기 제1 폴리실리콘막(151b) 및 상기 제2 폴리실리콘막(151c)의 불순물 농도 프로파일의 일 예를 도시한 그래프이다. 도 10에 있어서, 가로축(abscissa)은 상기 제2 폴리실리콘막(151c)의 상부면으로부터 상기 채널트렌치(107) 내의 게이트 절연막(109)을 향하는 깊이(D)를 나타내고, 세로축(ordinate)은 불순물 농도(Ci)를 나타낸다.
도 10을 참조하면, 상기 제1 폴리실리콘막(151b)이 상기 반도체기판으로부터 약 300Å의 두께로 형성되고, 상기 제2 폴리실리콘막(151c)이 약 500Å의 두께로 형성된 경우에, 상기 불순물들의 농도는 곡선 ①과 같은 프로파일을 갖는다. 도 10에서 구간 A1은 상기 제1 폴리실리콘막(151b)의 농도 프로파일을 나타내는 구간이며, 구간 A2는 상기 제2 폴리실리콘막(151c)의 농도 프로파일을 나타내는 구간이다. 구간 B는 상기 채널트렌치(107) 내의 상기 제1 폴리실리콘막(151b)의 농도 프로파일을 나타내는 구간이다. 상기 불순물들의 농도는 곡선 ①로부터 알 수 있듯이, 상기 제1 폴리실리콘막(151b)이 상기 제2 폴리실리콘막(151c)보다 높은 불순물 농도를 갖도록 형성된다. 상기 제1 폴리실리콘막(151b) 및 상기 제2 폴리실리콘막(151c)은 인-시투 방법을 사용하여 퍼니스에 실리콘 소스가스 및 도펀트 소스가스를 주입하여 형성할 수 있다. 이때, 상기 불순물들의 농도는 상기 도펀트 소스가스의 주입량에 의하여 조절할 수 있다.
도 6을 참조하면, 상기 제2 폴리실리콘막(151c) 상에 상기 피모스 트랜지스터 영역(P)을 오픈하는 마스크막 패턴(153)을 형성한다. 상기 마스크막 패턴(153)은 포토레지스트막 패턴으로 형성될 수 있다. 상기 마스크막 패턴(153)을 이온주입마스크로 사용하여 상기 피모스 트랜지스터 영역(P)의 상기 계면 폴리실리콘막(151a) 및 상기 제1 및 제2 폴리실리콘막(151b, 151c) 내에 p형 불순물(155)들을 주입한다. 상기 p형 불순물(155)들은 붕소(B) 또는 이불화붕소(BF2)일 수 있다. 상기 p형 불순물(155)들은 이온주입될 수도 있고, 이와는 달리, 플라즈마 도핑공정에 의해 주입될 수도 있다. 이후, 상기 마스크막 패턴(153)은 제거된다.
본 발명에 의하면, 상기 채널트렌치(107) 내의 보이드(152) 이동을 방지하기 위해 고농도의 제1 폴리실리콘막(151b)을 형성하되, 상기 제1 폴리실리콘막(151b)은 상기 채널트렌치(107)를 채울 정도의 증착 두께로 형성한다. 상대적으로 낮은 불순물 농도를 갖는 상기 제2 폴리실리콘막(151c)을 상기 제1 폴리실리콘막(151b) 상에 형성함으로써, 상기 피모스 트랜지스터 영역(P)에는 상기 p형 불순물(155)들에 의해 상기 n형 불순물들이 상쇄되어 전체적으로 p형의 도전형을 갖는 폴리실리콘막이 형성될 수 있도록 할 수 있다.
도 7을 참조하면, 상기 p형 불순물(155)들이 주입된 기판을 열처리(157)한다. 상기 열처리(157)동안 상기 셀영역(C) 및 상기 엔모스 트랜지스터 영역(N)의 상기 제1 폴리실리콘막(151b) 내의 불순물들이 상기 제2 폴리실리콘막(151c) 내로 확산되어 열처리된 n형 폴리실리콘막(151D)이 형성될 수 있다. 이때, 상기 제2 폴리실리콘막(151c) 내로 확산되는 불순물들은 상기 제2 폴리실리콘막(151c)과 상기 제1 폴리실리콘막(151b)의 계면과 가까운 상기 제1 폴리실리콘막(151b)으로부터 제공된 것이기 때문에, 상기 채널트렌치(107) 내의 상기 열처리된 폴리실리콘막(151H) 내의 불순물들은 상대적으로 덜 확산될 수 있다. 따라서, 상기 채널트렌치(107) 내의 상기 열처리된 폴리실리콘막(151H)은 상기 채널트렌치(107) 상의 상기 열처리된 n형 폴리실리콘막(151D)보다 높은 불순물 농도를 가질 수 있다. 상기 열처리(157) 후의 상기 채널트렌치(107) 상의 상기 열처리된 n형 폴리실리콘막(151D)은 상부 폴리실리콘막(151D)이 되고, 상기 상부 폴리실리콘막(151D)보다 높은 불순 물 농도를 갖는 상기 채널트렌치(107) 내의 상기 열처리된 폴리실리콘막(151H)은 하부 폴리실리콘막(151H)이 된다. 상기 열처리(157) 동안, 상기 피모스 트랜지스터 영역(P)에 주입된 상기 p형 불순물(155) 또한 확산되어 상기 피모스 트랜지스터 영역(P)의 열처리된 p형 폴리실리콘막(151E)이 형성된다. 상기 열처리(157)는 RTA(Rapid Thermal Annealing) 공정일 수 있다.
도 11은 상기 열처리(157) 전, 후의 상기 제1 폴리실리콘막(151b) 및 상기 제2 폴리실리콘막(151c) 내의 불순물 농도 프로파일의 일 예를 도시한 그래프이다.
도 11을 참조하면, 상기 열처리(157) 전의 불순물들의 농도 곡선 ①은 상기 열처리(157) 후 곡선 ②로 변하게 된다. 곡선 ②의 구간 A2 및 A1은 상기 열처리(157)에 의해 상기 제1 폴리실리콘막(151b) 내의 불순물들이 상기 제2 폴리실리콘막(151c) 내로 확산되어 형성되는 상기 상부 폴리실리콘막(151D)의 불순물 농도를 나타내는 구간이다. 곡선 ②의 구간 B는 상기 열처리(157) 후 상기 채널트렌치(107) 내의 상기 하부 폴리실리콘막(151H)의 불순물 농도를 나타내는 구간이다. 상기 구간 B는 곡선 ②에서 보여지는 바와 같이 상기 상부 폴리실리콘막(151D)보다 높은 불순물 농도를 갖는다. 이는 상기 열처리(157) 전의 상기 제1 폴리실리콘막(151b) 내의 불순물들은 상기 열처리(157)동안 상기 제1 폴리실리콘막(151b)과 상기 제2 폴리실리콘막(151c)의 계면에서 확산이 활발하게 일어나게 되고, 그 계면으로부터 멀어질수록 상기 확산이 덜 일어나게 되는 것에 기인한다. 결과적으로, 상기 채널트렌치(107) 내의 상기 하부 폴리실리콘막(151H)은 상기 열처리(157) 후에도 상대적으로 고농도의 불순물 농도를 유지하게 된다. 따라서, 상기 하부 폴리실 리콘막(151H) 내에 존재할 수 있는 보이드(152)의 이동을 방지할 수 있게 된다.
도 8을 참조하면, 상기 열처리된 n형 폴리실리콘막(151D) 및 상기 열처리된 p형 폴리실리콘막(151E) 상에 금속 실리사이드막(159)을 형성할 수 있다. 상기 금속 실리사이드막(159)은 텅스텐 실리사이드막으로 형성할 수 있다. 상기 금속실리사이드막(159) 상에 게이트 캐핑막(161)을 형성할 수 있다. 상기 게이트 캐핑막(161)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 도 7을 참조하여 설명된 상기 열처리(157)는 상기 게이트 캐핑막(161)을 형성한 후에 실시될 수도 있다.
도 9를 참조하면, 상기 게이트 캐핑막(161), 상기 금속 실리사이드막(159), 상기 열처리된 n형 폴리실리콘막(151D) 및 상기 열처리된 p형 폴리실리콘막(151E)을 패터닝하여 상기 셀 영역(C), 상기 엔모스 트랜지스터 영역(N) 및 상기 피모스 트랜지스터 영역(P)에 각각 리세스된 게이트 패턴, 즉, 셀 게이트 패턴(165C), 제1 게이트 패턴(165N) 및 제2 게이트 패턴(165P)을 형성한다. 상기 셀 게이트 패턴(165C)은 적층된 하부 폴리실리콘막 패턴(151H), 열처리된 n형 폴리실리콘막 패턴(151C), 금속 실리사이드막 패턴(159C) 및 게이트 캐핑막 패턴(161C)으로 구성될 수 있다. 상기 제1 게이트 패턴(165N)은 적층된 열처리된 n형 폴리실리콘막 패턴(151N), 금속 실리사이드막 패턴(159N) 및 게이트 캐핑막 패턴(161N)으로 구성될 수 있다. 상기 제2 게이트 패턴(165P)은 적층된 열처리된 p형 폴리실리콘막 패턴(151P), 금속 실리사이드막 패턴(159P) 및 게이트 캐핑막 패턴(161P)으로 구성될 수 있다. 상기 셀 게이트 패턴(165C)은 상기 채널트렌치(107)를 채우면서 상기 셀 활성영역(105C)을 가로지르도록 형성된다. 상기 제1 게이트 패턴(165N) 및 상기 제2 게이트 패턴(165P)은 각각 상기 엔모스 활성영역(105N) 및 상기 피모스 활성영역(105P)을 가로지르도록 형성된다. 상기 셀 게이트 패턴(165C), 상기 제1 게이트 패턴(165N) 및 상기 제2 게이트 패턴(165P)의 측벽들 상에 스페이서(163)를 더 형성할 수 있다.
도 9를 다시 참조하여 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 반도체소자의 구조를 설명하기로 한다.
도 9를 참조하면, 셀 영역(C), 제1 트랜지스터 영역(N) 및 제2 트랜지스터 영역(P)을 갖는 반도체기판(101)이 제공된다. 상기 제1 및 제2 트랜지스터 영역(N, P)은 각각 엔모스 트랜지스터 영역(N) 및 피모스 트랜지스터 영역(P)일 수 있다. 상기 반도체기판(101) 내에 소자분리막(103)이 배치되어 상기 셀영역(C)의 셀 활성영역(105C), 상기 엔모스 트랜지스터 영역(N)의 엔모스 활성영역(105N) 및 상기 피모스 트랜지스터 영역(P)의 피모스 활성영역(105P)이 한정된다. 상기 셀영역(C)의 상기 셀 활성영역(105C)을 가로지르는 채널트렌치(107)가 제공된다. 상기 채널트렌치(107)는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널트렌치(107a) 및 상기 하부 채널트렌치(107a) 상에 위치하고 상기 하부 채널트렌치(107a)의 최대폭보다 작은 폭을 갖는 상부 채널트렌치(107b)를 포함할 수 있다. 상기 하부 채널트렌치(107a)의 내벽 및 상기 상부 채널트렌치(107b)의 측벽은 게이트 절연막(109)으로 덮여진다.
상기 게이트 절연막(109)에 의해 둘러 싸여진 상기 채널트렌치(107)를 채우 는 제1 도전형의 하부 폴리실리콘막 패턴(151H)이 제공된다. 상기 하부 폴리실리콘막 패턴(151H) 내에 보이드(152)가 제공될 수 있다. 상기 하부 폴리실리콘막 패턴(151H) 상에 상기 셀 활성영역(105C)을 가로지르고 상기 제1 도전형과 동일한 도전형을 갖는 상부 폴리실리콘막 패턴(151C)이 배치된다. 상기 제1 도전형은 n형일 수 있다. 상기 하부 폴리실리콘막 패턴(151H)은 상기 상부 폴리실리콘막 패턴(151C)보다 높은 n형 불순물 농도를 가질 수 있다. 상기 상부 폴리실리콘막 패턴(151C) 상에 금속 실리사이드막 패턴(159C)이 배치된다. 상기 금속 실리사이드막 패턴(159C)은 텅스텐 실리사이드막 패턴일 수 있다. 상기 금속 실리사이드막 패턴(159C) 상에 게이트 캐핑막 패턴(161C)이 배치될 수 있다. 상기 상부 폴리실리콘막 패턴(151C), 상기 금속 실리사이드막 패턴(159C) 및 상기 게이트 캐핑막 패턴(161C)의 측벽 상에 스페이서(163)가 제공될 수 있다.
상기 엔모스 활성영역(105N) 및 상기 피모스 활성영역(105P) 상에 각각 제1 게이트 패턴(165N) 및 제2 게이트 패턴(165P)이 제공된다. 상기 제1 게이트 패턴(165N)은 적층된 상기 제1 도전형과 동일한 도전형을 갖는 반도체막 패턴, 즉, n형 폴리실리콘막 패턴(151N), 금속 실리사이드막 패턴(159N) 및 게이트 캐핑막 패턴(161N)을 포함한다. 상기 n형 폴리실리콘막 패턴(151N), 상기 금속 실리사이드막 패턴(159N) 및 상기 게이트 캐핑막 패턴(161N)의 측벽 상에 스페이서(163)가 제공될 수 있다. 상기 n형 폴리실리콘막 패턴(151N)은 상기 셀 영역(C)의 상기 상부 폴리실리콘막 패턴(151C)과 실질적으로 동일한 n형 불순물 농도를 가질 수 있다. 상기 제1 게이트 패턴(165N)은 게이트 절연막(109)에 의해 상기 엔모스 활성영역 (105N)과 절연된다.
상기 제2 게이트 패턴(165P)은 적층된 상기 제1 도전형과 다른 제2 도전형을 갖는 반도체막 패턴, 즉, p형 폴리실리콘막 패턴(151P), 금속 실리사이드막 패턴(159P) 및 게이트 캐핑막 패턴(161P)을 포함한다. 상기 p형 폴리실리콘막 패턴(151P), 상기 금속 실리사이드막 패턴(159P) 및 상기 게이트 캐핑막 패턴(161P)의 측벽 상에 스페이서(163)가 제공될 수 있다. 상기 제2 게이트 패턴(165P)은 상기 게이트 절연막(109)에 의해 상기 피모스 활성영역(105P)과 절연된다.
상기와 같이 이루어진 본 발명에 의하면, 씨모스 트랜지스터의 폴리 공핍 효과를 방지하면서, 셀 게이트 전극 내에 형성될 수 있는 보이드(void)의 이동을 방지할 수 있다.

Claims (34)

  1. 반도체기판을 준비하고,
    상기 반도체기판을 식각하여 채널트렌치를 형성하고,
    상기 채널트렌치를 채우고 상기 반도체기판을 덮는 제1 반도체막을 형성하고,
    상기 제1 반도체막 상에 상기 제1 반도체막보다 낮은 불순물 농도를 갖는 제2 반도체막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 채널트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널트렌치 및 상기 하부 채널트렌치 상에 위치하고 상기 하부 채널트렌치의 최대폭보다 작은 폭을 갖는 상부 채널트렌치를 포함하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제1 반도체막 및 상기 제2 반도체막은 n형 불순물들로 도우핑된 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 반도체막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 반도체막은 1×1020atom/㎤ 내지 1×1021atom/㎤의 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제1 반도체막을 형성하기 전에,
    상기 채널트렌치의 내벽 및 상기 반도체기판의 표면 상에 게이트 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 반도체막을 형성하기 전에,
    상기 게이트 절연막을 덮는 계면 반도체막을 형성하는 것을 더 포함하되, 상기 계면 반도체막은 상기 제1 반도체막보다 낮은 불순물 농도를 갖는 반도체막 또는 언도프트(undoped) 반도체막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 계면 반도체막은 도우프트 폴리실리콘막 또는 언도우프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제2 반도체막이 형성된 기판을 열처리하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 제2 반도체막, 상기 제1 반도체막 및 상기 계면 반도체막을 패터닝하여 상기 채널트렌치를 덮는 리세스된 게이트 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 제2 반도체막이 형성된 기판을 열처리하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 제2 반도체막 및 상기 제1 반도체막을 패터닝하여 상기 채널트렌치를 덮는 리세스된 게이트 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도 체소자의 제조방법.
  13. 셀 영역, 제1 트랜지스터 영역 및 제2 트랜지스터 영역을 갖는 반도체기판을 준비하고,
    상기 셀 영역의 반도체기판을 식각하여 채널트렌치를 형성하고,
    상기 채널트렌치를 채우고 상기 반도체기판을 덮는 제1 반도체막을 형성하되, 상기 제1 반도체막은 제1 도전형을 갖고,
    상기 제1 반도체막 상에 상기 제1 도전형과 동일한 도전형을 갖는 제2 반도체막을 형성하되, 상기 제2 반도체막은 상기 제1 반도체막 보다 낮은 불순물 농도를 갖고,
    상기 제2 트랜지스터 영역의 상기 제1 및 제2 반도체막들 내로 상기 제1 도전형과 다른 제2 도전형의 불순물들을 주입하는 것을 포함하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 채널트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널트렌치 및 상기 하부 채널트렌치 상에 위치하고 상기 하부 채널트렌치의 최대폭보다 작은 폭을 갖는 상부 채널트렌치를 포함하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 제1 및 제2 반도체막들은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 제1 반도체막은 1×1020atom/㎤ 내지 1×1021atom/㎤의 불순물 농도를 갖도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 13 항에 있어서,
    상기 제1 반도체막을 형성하기 전에,
    상기 채널트렌치의 내벽 및 상기 반도체기판의 표면 상에 게이트 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 제1 반도체막을 형성하기 전에,
    상기 게이트 절연막을 덮는 계면 반도체막을 형성하는 것을 더 포함하되, 상기 계면 반도체막은 상기 제1 반도체막보다 낮은 불순물 농도를 갖는 상기 제1 도전형의 반도체막 또는 언도우프트 반도체막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 계면 반도체막은 도우프트 폴리실리콘막 또는 언도우프트 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 19 항에 있어서,
    상기 제2 도전형의 불순물들이 주입된 기판을 열처리하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 19 항에 있어서,
    상기 제2 도전형의 불순물들을 주입한 후에, 상기 제2 반도체막 상에 금속 실리사이드막을 형성하고,
    상기 금속 실리사이드막, 상기 제2 반도체막, 상기 제1 반도체막 및 상기 계면 반도체막을 패터닝하여 상기 채널트렌치를 덮는 셀 게이트 패턴, 상기 제1 트랜지스터 영역 내의 제1 게이트 패턴 및 상기 제2 트랜지스터 영역 내의 제2 게이트 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 13 항에 있어서,
    상기 제2 도전형의 불순물들이 주입된 기판을 열처리하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 13 항에 있어서,
    상기 제2 도전형의 불순물들을 주입한 후에, 상기 제2 반도체막 상에 금속 실리사이드막을 형성하고,
    상기 금속 실리사이드막, 상기 제2 반도체막 및 상기 제1 반도체막을 패터닝하여 상기 채널트렌치를 덮는 셀 게이트 패턴, 상기 제1 트랜지스터 영역 내의 제1 게이트 패턴 및 상기 제2 트랜지스터 영역 내의 제2 게이트 패턴을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  25. 반도체기판;
    상기 반도체기판 내에 제공된 채널트렌치;
    상기 채널트렌치를 채우는 제1 도전형의 하부 반도체막 패턴; 및
    상기 하부 반도체막 패턴 상에 상기 채널트렌치를 가로지르도록 배치되는 상부 반도체막 패턴을 포함하되, 상기 상부 반도체막 패턴은 상기 제1 도전형과 동일한 도전형을 갖고 상기 하부 반도체막 패턴보다 낮은 불순물 농도를 갖는 반도체소자.
  26. 제 25 항에 있어서,
    상기 채널트렌치는 실질적으로 둥근 내벽 프로파일을 갖는 하부 채널트렌치 및 상기 하부 채널트렌치 상에 위치하고 상기 하부 채널트렌치의 최대폭보다 작은 폭을 갖는 상부 채널트렌치를 포함하는 것을 특징으로 하는 반도체소자.
  27. 제 25 항에 있어서,
    상기 제1 도전형은 n형인 것을 특징으로 하는 반도체소자.
  28. 제 25 항에 있어서,
    상기 하부 반도체막 패턴 및 상기 상부 반도체막 패턴은 폴리실리콘막 패턴인 것을 특징으로 하는 반도체소자.
  29. 제 25 항에 있어서,
    상기 채널트렌치의 내벽을 덮는 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체소자.
  30. 제 25 항에 있어서,
    상기 상부 반도체막 패턴 상에 배치되는 금속 실리사이드막 패턴을 더 포함하는 것을 특징으로 하는 반도체소자.
  31. 제 25 항에 있어서,
    상기 반도체기판 상에 배치된 절연된 제1 게이트 패턴 및 제2 게이트 패턴을 더 포함하는 것을 특징으로 하는 반도체소자.
  32. 제 31 항에 있어서,
    상기 제1 게이트 패턴은 상기 반도체기판 상에 배치되고 상기 제1 도전형과 동일한 도전형을 갖는 반도체막 패턴 및 상기 반도체막 패턴 상의 금속 실리사이드막 패턴을 포함하되, 상기 반도체막 패턴은 상기 상부 반도체막 패턴과 실질적으로 동일한 불순물 농도를 갖는 것을 특징으로 하는 반도체소자.
  33. 제 31 항에 있어서,
    상기 제2 게이트 패턴은 상기 반도체기판 상에 배치되고 상기 제1 도전형과 다른 제2 도전형을 갖는 반도체막 패턴 및 상기 반도체막 패턴 상의 금속 실리사이드막 패턴을 포함하는 것을 특징으로 하는 반도체소자.
  34. 제 33 항에 있어서,
    상기 제1 도전형 및 제2 도전형은 각각 n형 및 p형인 것을 특징으로 하는 반도체소자.
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