KR20090075064A - 차등 게이트 유전막을 갖는 반도체소자의 제조방법 및관련된 소자 - Google Patents

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Abstract

반도체소자의 제조방법을 제공한다. 반도체기판에 소스/드레인 영역들을 형성한다. 상기 소스/드레인 영역들은 게이트 트렌치에 의하여 서로 분리되고, 상기 게이트 트렌치에 상기 반도체기판이 노출된다. 상기 반도체기판은 제 1 도전형 불순물들을 구비한다. 상기 소스/드레인 영역들은 상기 제 1 도전형 불순물들과 다른 제 2 도전형 불순물들을 구비한다. 상기 제 2 도전형 불순물들의 농도는 상기 소스/드레인 영역들의 표면에 가까울수록 높다. 상기 게이트 트렌치에 노출된 상기 반도체기판 및 상기 소스/드레인 영역들의 표면을 따라 차등 게이트 유전막(differential gate dielectric layer)을 형성한다. 상기 게이트 트렌치를 채우는 게이트 전극을 형성한다. 상기 차등 게이트 유전막은 상기 게이트 전극 및 상기 반도체기판 사이에서 제 1 두께를 갖고 상기 게이트 전극 및 상기 소스/드레인 영역들 사이에서 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는다.

Description

차등 게이트 유전막을 갖는 반도체소자의 제조방법 및 관련된 소자{Method of fabricating semiconductor device having differential gate dielectric layer and related device}
본 발명은 반도체소자에 관한 것으로, 특히 차등 게이트 유전막(differential gate dielectric layer)을 갖는 반도체소자의 제조방법 및 관련된 소자에 관한 것이다.
반도체소자의 고집적화에 따라, 한정된 공간에 상대적으로 많은 수의 소자들을 집적하기 위한 연구가 진행되고 있다.
종래의 평면형 트랜지스터(plannar transistor)는 반도체기판 상에 배치된 게이트 전극, 상기 게이트 전극 양측에 인접한 상기 반도체기판에 배치된 소스/드레인 영역들을 구비한다. 상기 게이트 전극의 축소는 상기 소스/드레인 영역들 사이의 간격 축소로 이어진다. 이 경우에, 유효채널길이(effective channel length)는 감소한다. 상기 유효채널길이의 감소는 단 채널 효과(short channel effect)를 유발하여 소자의 능동 스위칭특성을 나쁘게 한다. 또한, 상기 게이트 전극 및 상기 소스/드레인 영역들의 축소는 소자의 전류 구동능력을 떨어뜨린다. 즉, 상기 평면형 트랜지스터의 고집적화 연구는 한계에 다다르고 있다.
이러한 문제점들을 개선하기 위하여, 리세스 채널 트랜지스터가 연구되고 있다. 예를 들면, 상기 리세스 채널 트랜지스터의 형성방법에 관한 기술이 대한민국 공개특허 제 10-2005-0034292호에 "반도체소자의 제조방법(Manufacturing method for semiconductor device)"이라는 제목으로 선우경에 의해 개시된 바 있다.
상기 리세스 채널 트랜지스터는 소스/드레인 영역들 사이를 관통하여 반도체기판 내에 연장된 게이트 전극을 구비한다. 상기 게이트 전극은 게이트 유전막에 의하여 상기 반도체기판 및 상기 소스/드레인 영역들과 절연된다. 이에 따라, 상기 리세스 채널 트랜지스터의 유효채널길이(effective channel length)는 상기 평면형 트랜지스터에 비하여 상대적으로 증가한다. 종래의 상기 리세스 채널 트랜지스터에 있어서, 상기 게이트 유전막의 두께는 상기 소스/드레인 영역들의 상부 모서리부분에서 상대적으로 얇아지는 경향을 보인다. 또한, 상기 게이트 전극은 상기 소스/드레인 영역들과 중첩영역을 갖는다.
상기 중첩영역에서는 게이트 유도 드레인누설(gate induced drain leakage; GIDL) 전류가 발생한다. 일반적으로, 상기 게이트 유도 드레인누설(GIDL) 전류는 상기 게이트 유전막의 두께가 얇을수록 증가하는 경향을 보인다. 즉, 상기 소스/드레인 영역들의 상부 모서리부분 및 상기 게이트 전극 사이에 제공되는 상대적으로 얇은 두께의 상기 게이트 유전막은 상기 게이트 유도 드레인누설(GIDL) 전류의 증 가를 유발한다.
상기 리세스 채널 트랜지스터가 NMOS 트랜지스터인 경우에, 상기 리세스 채널 트랜지스터의 오프(off) 상태에서 상기 게이트 전극에는 접지 또는 음(negative)의 전압이 인가될 수 있다. 상기 게이트 전극에 상기 음의 전압이 인가된 경우, 상기 게이트 전극 및 상기 소스/드레인 영역들 사이의 전위차는 더욱 상승할 수 있다. 이 경우에, 상기 게이트 유도 드레인누설(GIDL) 전류는 더욱 증가할 수 있다.
상기 게이트 유도 드레인누설(GIDL) 전류의 증가는 디램(DRAM)과 같은 반도체소자의 리프레시(refresh) 특성을 매우 불량하게 한다. 이에 더하여, 상기 상대적으로 얇은 상기 게이트 유전막은 스트레스에 의한 전기적 특성 열화 및 싱글 비트 불량(single bit fail)의 원인을 제공한다.
결론적으로, 상기 소스/드레인 영역들의 상부 모서리부분에서 상기 게이트 유전막을 상대적으로 두껍게 형성하는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 게이트 유도 드레인누설(GIDL)과 같은 전기적 특성이 개선된 반도체소자의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 게이트 유도 드레인누설(GIDL)과 같은 전기적 특성이 개선된 반도체소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체소자의 제조방법을 제공한다. 반도체기판에 소스/드레인 영역들을 형성한다. 상기 소스/드레인 영역들은 상기 반도체기판에 형성된 게이트 트렌치에 의하여 서로 떨어진다. 상기 게이트 트렌치에 상기 반도체기판이 노출된다. 상기 반도체기판은 제 1 도전형 불순물들을 구비한다. 상기 소스/드레인 영역들은 상기 제 1 도전형 불순물들과 다른 제 2 도전형 불순물들을 구비한다. 상기 제 2 도전형 불순물들의 농도는 상기 소스/드레인 영역들의 표면에 가까울수록 높다. 상기 게이트 트렌치에 노출된 상기 반도체기판 및 상기 소스/드레인 영역들의 표면을 따라 차등 게이트 유전막(differential gate dielectric layer)을 형성한다. 상기 게이트 트렌치를 채우는 게이트 전극을 형성한다. 상기 차등 게이트 유전막은 상기 게이트 전극 및 상기 반도체기판 사이에서 제 1 두께를 갖고 상기 게이트 전극 및 상기 소스/드레인 영역들 사이에서 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는다.
본 발명의 몇몇 실시 예에 있어서, 상기 반도체기판에 As(Arsenic)을 주입하여 제 1 불순물영역을 형성할 수 있다. P(Phosphorus)를 주입하여 상기 제 1 불순물영역의 하부에 제 2 불순물영역을 형성할 수 있다. 상기 제 1 불순물영역 및 상기 제 2 불순물영역은 상기 소스/드레인 영역들을 구성할 수 있다. 상기 제 1 불순물영역을 형성하는 것은 5 KeV ∼ 20 KeV 의 제 1 이온주입 에너지 및 1 X 1013 atoms/㎠ ∼ 5 X 1015 atoms/㎠ 의 제 1 도즈(dose)로 수행할 수 있다. 상기 제 2 불순물영역을 형성하는 것은 10 KeV ∼ 20 KeV 의 제 2 이온주입 에너지 및 1 X 1013 atoms/㎠ ∼ 5 X 1013 atoms/㎠ 의 제 2 도즈(dose)로 수행할 수 있다. 상기 제 1 이온주입 에너지는 상기 제 2 이온주입 에너지보다 낮고 상기 제 1 도즈는 상기 제 2 도즈보다 클 수 있다.
다른 실시 예에 있어서, 상기 제 2 불순물영역의 하부에 상기 제 1 도전형 불순물들을 주입하여 제 3 불순물영역을 형성할 수 있다. 상기 제 3 불순물영역의 하부에 상기 제 1 도전형 불순물들을 주입하여 제 4 불순물영역을 형성할 수 있다. 상기 제 3 불순물영역을 형성하는 것은 B(Boron)을 30 KeV ∼ 40 KeV 의 제 3 이온주입 에너지 및 1 X 1012 atoms/㎠ ∼ 4 X 1012 atoms/㎠ 의 제 3 도즈(dose)로 주입하는 것을 포함할 수 있다. 상기 제 4 불순물영역을 형성하는 것은 B(Boron)을 40 KeV ∼ 60 KeV 의 제 4 이온주입 에너지 및 1 X 1012 atoms/㎠ ∼ 3 X 1012 atoms/㎠ 의 제 4 도즈(dose)로 주입하는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 트렌치는 상기 제 1 불순물영역 및 상기 제 2 불순물영역을 관통하여 상기 제 3 불순물영역을 노출하도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 게이트 트렌치를 형성한 후, 상기 반도체기판을 수소 열처리(Hydrogen anneal)할 수 있다. 상기 수소 열처리(Hydrogen anneal)는 수소(Hydrogen; H2) 가스가 주입되는 700℃ 내지 850℃의 진공 챔버 내에서 수행할 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 1 불순물영역 및 상기 게이트 전극 사이에 자기정렬될 수 있다.
또 다른 실시 예에 있어서, 상기 소스/드레인 영역들에 상기 제 2 도전형 불순물들을 주입하여 제 5 불순물영역을 형성할 수 있다. 상기 제 2 도전형 불순물들의 농도는 상기 제 5 불순물영역이 상기 제 2 불순물영역보다 높고, 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 5 불순물영역에 자기정렬될 수 있다. 상기 제 5 불순물영역을 형성하는 것은 경사이온주입법으로 As(Arsenic)을 5 KeV ∼ 20 KeV 의 제 5 이온주입 에너지 및 1 X 1013 atoms/㎠ ∼ 5 X 1015 atoms/㎠ 의 제 5 도즈(dose)로 수행할 수 있다.
또 다른 실시 예에 있어서, 상기 소스/드레인 영역들을 형성하는 것은 상기 반도체기판에 P(Phosphorus)를 주입하여 상기 제 2 불순물영역을 형성하고, 상기 제 2 불순물영역을 관통하는 상기 게이트 트렌치를 형성하고, 경사이온주입법으로 As(Arsenic)을 상기 반도체기판에 주입하여 상기 제 5 불순물영역을 형성하는 것을 포함할 수 있다. 이 경우에, 상기 제 1 불순물영역은 생략될 수 있다. 상기 제 5 불순물영역은 상기 소스/드레인 영역들의 표면을 따라 형성될 수 있다. 상기 제 2 불순물영역은 상기 제 5 불순물영역의 하부에 보존될 수 있다. 상기 제 2 도전형 불순물들의 농도는 상기 제 5 불순물영역이 상기 제 2 불순물영역보다 높을 수 있다. 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 5 불순물영역에 자기정렬될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 도전형은 N형 또는 P형일 수 있다. 상기 제 1 도전형이 상기 N형인 경우 상기 제 2 도전형은 P형일 수 있으며, 상기 제 1 도전형이 상기 P형인 경우 상기 제 2 도전형은 N형일 수 있다.
또 다른 실시 예에 있어서, 상기 반도체기판에 소자분리막을 형성할 수 있다. 상기 소자분리막의 하단은 상기 게이트 트렌치보다 하부레벨에 위치하도록 형성할 수 있다.
또한, 본 발명은, 반도체소자를 제공한다. 이 소자는 제 1 도전형 불순물들을 갖는 반도체기판을 구비한다. 상기 반도체기판에 게이트 트렌치가 배치된다. 상기 게이트 트렌치 양측의 상기 반도체기판에 상기 제 1 도전형 불순물들과 다른 제 2 도전형 불순물들을 구비하는 소스/드레인 영역들이 배치된다. 상기 게이트 트렌치를 채우는 게이트 전극이 제공된다. 상기 게이트 전극 및 상기 반도체기판 사이 에 개재된 차등 게이트 유전막(differential gate dielectric layer)이 제공된다. 상기 제 2 도전형 불순물들의 농도는 상기 소스/드레인 영역들의 표면에 가까울수록 높다. 상기 차등 게이트 유전막은 상기 게이트 전극 및 상기 반도체기판 사이에서 제 1 두께를 갖고 상기 게이트 전극 및 상기 소스/드레인 영역들 사이에서 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는다.
몇몇 실시 예에 있어서, 상기 소스/드레인 영역들은 제 1 불순물영역 및 제 2 불순물영역을 구비할 수 있다. 상기 제 2 불순물영역은 상기 제 1 불순물영역의 하부에 배치될 수 있다. 상기 제 1 불순물영역은 As(Arsenic)을 구비할 수 있으며, 상기 제 2 불순물영역은 P(Phosphorus)를 구비할 수 있다.
다른 실시 예에 있어서, 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 1 불순물영역에 자기정렬될 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 불순물영역의 하부에 상기 반도체기판보다 높은 농도의 상기 제 1 도전형 불순물들을 구비하는 제 3 불순물영역이 제공될 수 있다. 상기 제 3 불순물영역의 하부에 상기 반도체기판보다 높은 농도의 상기 제 1 도전형 불순물들을 구비하는 제 4 불순물영역이 배치될 수 있다. 상기 게이트 전극은 상기 제 4 불순물영역보다 높은 레벨에 제공될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 불순물영역 상에 배치되고 상기 제 1 불순물영역보다 높은 농도의 상기 As(Arsenic)을 구비하는 제 5 불순물영역이 제공될 수 있다. 이 경우에, 상기 제 2 두께를 갖는 상기 차등 게이트 유전 막(differential gate dielectric layer)은 상기 제 5 불순물영역에 자기정렬될 수 있다.
또 다른 실시 예에 있어서, 상기 소스/드레인 영역들은 P(Phosphorus)를 구비하는 제 2 불순물영역 및 As(Arsenic)을 구비하는 제 5 불순물영역을 포함할 수 있다. 상기 제 5 불순물영역은 상기 제 2 불순물영역 상에 배치될 수 있다. 상기 제 2 도전형 불순물들의 농도는 상기 제 5 불순물영역이 상기 제 2 불순물영역보다 높을 수 있다. 이 경우에, 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 5 불순물영역에 자기정렬될 수 있다.
본 발명에 따르면, 게이트 전극 및 소스/드레인 영역들 사이에서 상대적으로 두꺼운 두께를 갖는 차등 게이트 유전막(differential gate dielectric layer)을 형성할 수 있다. 이에 따라, 게이트 유도 드레인누설(GIDL)과 같은 전기적 특성이 개선된 반도체소자를 구현할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저 하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1을 참조하면, 반도체기판(11)에 활성영역(13)을 한정하는 소자분리막(19)을 형성할 수 있다. 상기 활성영역(13)의 상부표면은 노출될 수 있다.
상기 반도체기판(11)은 제 1 도전형 불순물들을 구비하는 실리콘웨이퍼일 수 있다. 상기 제 1 도전형은 N형 또는 P형일 수 있다. 예를 들면, N형 불순물들은 As(Arsenic), P(Phosphorus), 및/또는 이들의 조합을 포함하는 것일 수 있으며, P형 불순물들은 B(Boron)일 수 있다. 그리고 본 발명의 실시 예에서, 상기 제 1 도전형은 상기 P형일 경우를 상정하여 설명하기로 한다. 즉, 상기 반도체기판(11)은 상기 B(Boron)을 함유할 수 있다. 이 경우에, 상기 활성영역(13) 또한 상기 B(Boron)을 함유할 수 있다.
상기 소자분리막(19)은 에스티아이(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 예를 들면, 상기 반도체기판(11)을 패터닝하여 상기 활성영역(13)을 한정하는 소자분리 트렌치(19T)를 형성할 수 있다. 상기 소자분리 트렌치(19T)를 채우는 상기 소자분리막(19)을 형성할 수 있다. 상기 소자분리막(19)은 측벽 산화막(15), 질화막 라이너(16), 및 갭필(gap fill) 절연막(17)을 차례로 적층 하여 형성할 수 있다. 상기 갭필(gap fill) 절연막(17)은 고밀도 플라즈마 산화막(HDP oxide), 및/또는 에스오지(spin on glass; SOG)막과 같은 실리콘산화막으로 상기 소자분리 트렌치(19T)를 완전히 채우도록 형성할 수 있다. 상기 질화막 라이너(16)는 상기 갭필(gap fill) 절연막(17) 및 상기 반도체기판(11) 사이에 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 질화막으로 형성할 수 있다. 상기 측벽 산화막(15)은 상기 질화막 라이너(16) 및 상기 반도체기판(11) 사이에 열산화막과 같은 실리콘산화막으로 형성할 수 있다.
도 2를 참조하면, 상기 활성영역(13)에 제 1 이온주입공정(21i)을 이용하여 제 2 도전형 불순물들을 주입하여 제 1 불순물영역(21)을 형성할 수 있다. 그러나 상기 제 1 이온주입공정(21i)은 생략할 수 있다.
상기 제 2 도전형은 상기 제 1 도전형과 다른 도전형일 수 있다. 즉, 상기 제 1 도전형이 상기 P형 일 경우, 상기 제 2 도전형은 상기 N형일 수 있으며, 상기 제 1 도전형이 상기 N형 일 경우, 상기 제 2 도전형은 상기 P형일 수 있다. 그리고 본 발명의 실시 예에서, 상기 제 2 도전형은 상기 N형일 경우를 상정하여 설명하기로 한다. 상술한 바와 같이, 상기 N형 불순물들은 As(Arsenic), P(Phosphorus), 및/또는 이들의 조합을 포함하는 것일 수 있으며, 상기 P형 불순물들은 B(Boron)일 수 있다.
상기 제 1 이온주입공정(21i)은 As(Arsenic)을 제 1 이온주입 에너지 및 제 1 도즈(dose)로 상기 활성영역(13)의 표면에서 제 1 깊이까지 주입하는 것을 포함할 수 있다. 상기 제 1 이온주입 에너지는 5 KeV ∼ 20 KeV 일수 있으며, 상기 제 1 도즈(dose)는 1 X 1013 atoms/㎠ ∼ 5 X 1015 atoms/㎠ 일수 있다. 상기 제 1 불순물영역(21)은 상기 소자분리막(19)의 하단보다 높은 레벨에 위치할 수 있다.
도 3을 참조하면, 상기 활성영역(13)에 제 2 이온주입공정(22i)을 이용하여 제 2 도전형 불순물들을 주입하여 제 2 불순물영역(22)을 형성할 수 있다.
상기 제 2 이온주입공정(22i)은 P(Phosphorus)를 제 2 이온주입 에너지 및 제 2 도즈(dose)로 상기 활성영역(13)의 제 2 깊이까지 주입하는 것을 포함할 수 있다. 상기 제 2 이온주입 에너지는 상기 제 1 이온주입 에너지보다 클 수 있으며, 상기 제 2 도즈(dose)는 상기 제 1 도즈보다 작을 수 있다. 상기 제 2 이온주입 에너지는 10 KeV ∼ 20 KeV 일수 있으며, 상기 제 2 도즈(dose)는 1 X 1013 atoms/㎠ ∼ 5 X 1013 atoms/㎠ 일수 있다. 상기 제 2 깊이는 상기 제 1 깊이보다 깊을 수 있다. 상기 제 2 불순물영역(22)은 상기 제 1 불순물영역(21)의 하부에 형성할 수 있다. 상기 제 2 불순물영역(22)은 상기 소자분리막(19)의 하단보다 높은 레벨에 위치할 수 있다.
상기 제 1 불순물영역(21) 및 상기 제 2 불순물영역(22)은 예비 소스/드레인 영역(23)을 구성할 수 있다. 상기 제 2 도전형 불순물들의 농도는 상기 예비 소스/드레인 영역(23)의 표면에 가까울수록 높을 수 있다.
도 4를 참조하면, 상기 활성영역(13)에 제 3 이온주입공정(25i)을 이용하여 상기 제 1 도전형 불순물들을 주입하여 제 3 불순물영역(25)을 형성할 수 있다.
상기 제 3 이온주입공정(25i)은 B(Boron)을 제 3 이온주입 에너지 및 제 3 도즈(dose)로 상기 활성영역(13)의 제 3 깊이까지 주입하는 것을 포함할 수 있다. 상기 제 3 이온주입 에너지는 30 KeV ∼ 40 KeV 일수 있으며, 상기 제 3 도즈(dose)는 1 X 1012 atoms/㎠ ∼ 4 X 1012 atoms/㎠ 일수 있다. 상기 제 3 불순물영역(25)은 상기 활성영역(13)보다 높은 농도의 상기 제 1 도전형 불순물들을 구비할 수 있다. 상기 제 3 깊이는 상기 제 2 깊이보다 깊을 수 있다. 즉, 상기 제 3 불순물영역(25)은 상기 예비 소스/드레인 영역(23)의 하부에 형성할 수 있다. 상기 제 3 불순물영역(25)은 상기 소자분리막(19)의 하단보다 높은 레벨에 위치할 수 있다.
도시된 바와 같이, 상기 제 3 불순물영역(25) 및 상기 예비 소스/드레인 영역(23) 사이에 상기 활성영역(13)이 보존될 수 있다. 이와는 달리, 상기 제 3 불순물영역(25)은 상기 예비 소스/드레인 영역(23)에 접촉하도록 형성할 수도 있다.
도 5를 참조하면, 상기 활성영역(13)에 제 4 이온주입공정(26i)을 이용하여 상기 제 1 도전형 불순물들을 주입하여 제 4 불순물영역(26)을 형성할 수 있다.
상기 제 4 이온주입공정(26i)은 B(Boron)을 제 4 이온주입 에너지 및 제 4 도즈(dose)로 상기 활성영역(13)의 제 4 깊이까지 주입하는 것을 포함할 수 있다. 상기 제 4 이온주입 에너지는 40 KeV ∼ 60 KeV 일수 있으며, 상기 제 4 도즈(dose)는 1 X 1012 atoms/㎠ ∼ 3 X 1012 atoms/㎠ 일수 있다. 상기 제 4 깊이는 상기 제 3 깊이보다 깊을 수 있다. 상기 제 4 불순물영역(26)은 상기 활성영역(13)보다 높은 농도의 상기 제 1 도전형 불순물들을 구비할 수 있다. 상기 제 4 불순물영역(26)은 상기 제 3 불순물영역(25)의 하부에 형성할 수 있다. 상기 제 4 불순물 영역(26)은 상기 소자분리막(19)의 하단보다 높은 레벨에 위치할 수 있다.
도 6을 참조하면, 상기 반도체기판(11)에 마스크패턴(33)을 형성할 수 있다. 상기 마스크패턴(33)은 패드 산화막(31) 및 하드마스크 막(32)을 차례로 적층 한 후 패터닝 공정을 이용하여 형성할 수 있다. 상기 패드 산화막(31)은 실리콘산화막으로 형성할 수 있다. 상기 하드마스크 막(32)은 실리콘질화막, 실리콘산질화막, 실리콘산화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 마스크패턴(33)을 식각마스크로 사용하여 상기 예비 소스/드레인 영역(23)을 관통하는 게이트 트렌치(35)를 형성할 수 있다. 그 결과, 상기 예비 소스/드레인 영역(23)은 상기 게이트 트렌치(35)에 의하여 한 쌍의 소스/드레인 영역들(23')로 분할될 수 있다. 상기 소스/드레인 영역들(23')의 각각은 상기 제 1 불순물영역(21) 및 상기 제 2 불순물영역(22)을 구비할 수 있다.
상기 게이트 트렌치(35)를 형성하는 것은 상기 반도체기판(11)을 이방성 식각하는 공정을 포함할 수 있다. 상기 게이트 트렌치(35)는 상기 예비 소스/드레인 영역(23)을 관통하고 상기 제 4 불순물영역(26)보다 높은 레벨에 형성하는 것이 바람직하다. 이 경우에, 상기 게이트 트렌치(35)의 바닥에 상기 제 3 불순물영역(25)이 노출될 수 있으며, 상기 게이트 트렌치(35)의 측벽에 상기 제 1 불순물영역(21) 및 상기 제 2 불순물영역(22)이 노출될 수 있다. 또한, 상기 제 2 불순물영역(22) 및 상기 제 3 불순물영역(25) 사이에 상기 활성영역(13)이 노출될 수 있다.
이어서, 상기 마스크패턴(33)을 제거하여 상기 소스/드레인 영역들(23')의 상부표면들을 노출할 수 있다.
도 7을 참조하면, 수소 열처리(Hydrogen anneal)를 수행하여 상기 제 1 불순물영역(21)의 모서리들(21C) 및 상기 제 3 불순물영역(25)의 모서리들(25C)을 둥글게 형성할 수 있다. 상기 수소 열처리(Hydrogen anneal)는 수소(Hydrogen; H2) 가스가 주입되는 700℃ 내지 850℃의 진공 챔버 내에서 60초 ∼ 150초 동안 수행할 수 있다.
도 8을 참조하면, 제 5 이온주입공정(37i)을 이용하여 상기 소스/드레인 영역들(23')에 상기 제 2 도전형 불순물들을 주입하여 제 5 불순물영역(37)을 형성할 수 있다. 그러나 상기 제 1 이온주입공정(21i) 및 상기 제 5 이온주입공정(37i) 중 어느 하나는 생략할 수 있다.
상기 제 5 이온주입공정(37i)은 As(Arsenic)을 제 5 이온주입 에너지 및 제 5 도즈(dose)로 상기 소스/드레인 영역들(23')의 표면에서 제 5 깊이까지 주입하는 것을 포함할 수 있다. 상기 제 5 이온주입 에너지는 상기 제 2 이온주입 에너지보다 작을 수 있으며, 상기 제 5 도즈(dose)는 상기 제 2 도즈보다 클 수 있다. 즉, 상기 제 2 도전형 불순물들의 농도는 상기 제 1 불순물 영역들(21)의 상부표면에 가까울수록 높을 수 있다. 상기 제 5 이온주입 에너지는 5 KeV ∼ 20 KeV 일수 있으며, 상기 제 5 도즈(dose)는 1 X 1013 atoms/㎠ ∼ 5 X 1015 atoms/㎠ 일수 있다.
상기 제 5 이온주입공정(37i)은 경사이온주입법으로 수행할 수 있다. 구체적으로, 상기 제 5 이온주입공정(37i)은 상기 반도체기판(11)을 회전시키면서 상기 제 2 도전형 불순물들을 상기 소스/드레인 영역들(23')의 상부표면에 대하여 1 ∼ 89 도의 경사각을 갖는 사선방향으로 주입하는 것을 포함할 수 있다. 이에 따라, 상기 제 5 불순물영역(37)은 상기 소스/드레인 영역들(23')의 상부표면을 따라 자기정렬될 수 있다. 예를 들면, 상기 제 5 깊이는 상기 제 1 깊이보다 얕을 수 있다. 이 경우에, 상기 제 5 불순물영역(37)은 상기 제 1 불순물영역(21)의 표면을 따라 형성될 수 있다. 즉, 상기 제 1 불순물영역(21)은 상기 제 5 불순물영역(37) 하부에 보존될 수 있다.
이와는 달리, 상기 제 5 깊이는 상기 제 1 깊이보다 깊을 수 있다. 이 경우에, 상기 제 2 불순물영역(22)은 상기 제 5 불순물영역(37) 하부에 보존될 수 있다.
또한, 상기 제 3 불순물영역(25) 및 상기 제 4 불순물영역(26)에 상기 제 2 도전형 불순물들이 주입되는 것을 방지할 수 있다.
상술한 바와 같이, 상기 소스/드레인 영역들(23')의 각각은 상기 제 1 불순물영역(21), 상기 제 2 불순물영역(22), 및 상기 제 5 불순물영역(37)을 구비할 수 있다. 그러나 상기 제 1 불순물영역(21) 및 상기 제 5 불순물영역(37) 중 어느 하나는 생략될 수 있다. 상기 제 2 도전형 불순물들의 농도는 상기 소스/드레인 영역들(23')의 상부표면에 가까울수록 높을 수 있다.
도 9를 참조하면, 상기 게이트 트렌치(35)에 노출된 상기 반도체기판(11) 및 상기 소스/드레인 영역들(23')의 표면을 따라 차등 게이트 유전막(differential gate dielectric layer; 43)을 형성할 수 있다.
상기 차등 게이트 유전막(43)은 열산화막과 같은 실리콘산화막으로 형성할 수 있다. 도 9에 도시된 바와 같이, 상기 게이트 트렌치(35)에 노출된 상기 제 3 불순물영역(25), 상기 활성영역(13), 상기 제 2 불순물영역(22), 상기 제 1 불순물영역(21), 및 상기 제 5 불순물영역(37) 상에는 서로 다른 두께를 갖는 상기 차등 게이트 유전막(43)이 형성될 수 있다. 상기 제 3 불순물영역(25), 상기 활성영역(13), 및 상기 제 2 불순물영역(22) 상에는 제 1 두께(T1)를 갖는 상기 차등 게이트 유전막(43B)이 형성될 수 있으며, 상기 제 1 불순물영역(21) 및 상기 제 5 불순물영역(37) 상에는 제 2 두께(T2)를 갖는 상기 차등 게이트 유전막(43C)이 형성될 수 있다. 여기서 상기 제 2 두께(T2)는 상기 제 1 두께(T1)보다 클 수 있다. 즉, 상기 제 2 도전형 불순물들의 농도가 높을수록 상기 차등 게이트 유전막(43)은 상대적으로 두껍게 형성될 수 있다. 이에 따라, 상기 제 2 두께(T2)를 갖는 상기 차등 게이트 유전막(43C)은 상기 제 1 불순물영역(21) 또는 상기 제 5 불순물영역(도 8의 37)에 자기정렬될 수 있다.
결과적으로, 상기 게이트 트렌치(35)의 하단영역에는 상기 제 1 두께(T1)를 갖는 상기 차등 게이트 유전막(43B)이 형성될 수 있으며, 상기 소스/드레인 영역들(23')의 모서리부분에는 상기 제 1 두께(T1)보다 두꺼운 상기 제 2 두께(T2)를 갖는 상기 차등 게이트 유전막(43C)이 형성될 수 있다.
이와는 달리, 상기 차등 게이트 유전막(43)은 화학기상증착(chemical vapor deposition; CVD)방법, 또는 원자층증착(atomic layer deposition; ALD)방법에 의한 실리콘산화막, 실리콘산질화막, 실리콘질화막, 고유전막(high-K dielectrics), 또는 이들의 조합막으로 형성할 수도 있다.
도 10을 참조하면, 상기 차등 게이트 유전막(43) 상에 상기 게이트 트렌치(35)를 채우는 게이트 전극(45)을 형성할 수 있다. 상기 게이트 전극(45) 상에 게이트 마스크패턴(47)이 보존될 수 있다. 상기 게이트 전극(45)은 상기 소스/드레인 영역들(23')보다 상부레벨에 돌출될 수 있다. 상기 게이트 마스크패턴(47) 및 상기 게이트 전극(45)의 측벽들에 절연성 스페이서(49)를 형성할 수 있다. 상기 차등 게이트 유전막(43)은 상기 절연성 스페이서(49)의 하부에 보존될 수 있다.
상기 게이트 전극(45)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다. 상기 게이트 마스크패턴(47)은 실리콘산화막, 실리콘산질화막, 실리콘질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 절연성 스페이서(49)는 실리콘산화막, 실리콘산질화막, 실리콘질화막, 또는 이들의 조합막으로 형성할 수 있다.
도 10에 도시된 바와 같이, 상기 게이트 전극(45)은 상기 소스/드레인 영역들(23')에 중첩될 수 있다. 상기 게이트 전극(45) 및 상기 소스/드레인 영역들(23') 사이에 상기 차등 게이트 유전막(43)이 개재될 수 있다. 상기 차등 게이트 유전막(43)은 상기 제 1 두께(T1)를 갖는 상기 차등 게이트 유전막(43B) 및 상기 제 2 두께(T2)를 갖는 상기 차등 게이트 유전막(43C)으로 구성될 수 있다. 상기 제 2 두께(T2)를 갖는 상기 차등 게이트 유전막(43C)은 상기 제 1 불순물영역(21) 또는 상기 제 5 불순물영역(도 8의 37)에 자기정렬될 수 있다. 상술한 바와 같이, 상기 제 2 두께(T2)를 갖는 상기 차등 게이트 유전막(43C)은 상기 제 1 두께(T1)를 갖는 상기 차등 게이트 유전막(43B)보다 두꺼울 수 있다. 또한, 상기 제 2 두 께(T2)를 갖는 상기 차등 게이트 유전막(43C)은 종래에 비하여 현저히 두껍게 형성할 수 있다.
게이트 유도 드레인누설(gate induced drain leakage; GIDL) 전류는 상기 제 2 두께(T2)를 갖는 상기 차등 게이트 유전막(43C)의 두께가 두꺼울수록 감소하는 경향을 보일 수 있다. 즉, 본 발명의 실시 예에 따르면, 상기 게이트 유도 드레인누설(GIDL) 전류를 종래에 비하여 현저히 감소할 수 있다.
이제 다시 도 8 내지 도 10을 참조하여 본 발명의 실시 예에 따른 반도체소자를 설명하기로 한다.
도 8 내지 도 10을 다시 참조하면, 제 1 도전형 불순물들을 갖는 반도체기판(11)이 제공될 수 있다. 상기 반도체기판(11)에 게이트 트렌치(19T)가 배치될 수 있다. 상기 게이트 트렌치(19T) 양측의 상기 반도체기판(11)에 상기 제 1 도전형 불순물들과 다른 제 2 도전형 불순물들을 구비하는 소스/드레인 영역들(23')이 배치될 수 있다. 상기 게이트 트렌치(19T)를 채우는 게이트 전극(45)이 제공될 수 있다. 상기 게이트 전극(45) 및 상기 반도체기판(11) 사이에 개재된 차등 게이트 유전막(differential gate dielectric layer; 43)이 제공될 수 있다. 상기 제 2 도전형 불순물들의 농도는 상기 소스/드레인 영역들(23')의 표면에 가까울수록 높을 수 있다. 상기 차등 게이트 유전막(43)은 상기 게이트 전극(45) 및 상기 반도체기판(11) 사이에서 제 1 두께(도 9의 T1)를 갖고 상기 게이트 전극(45) 및 상기 소스/드레인 영역들(23') 사이에서 상기 제 1 두께(도 9의 T1)보다 두꺼운 제 2 두께(도 9의 T2)를 갖는다.
상기 소스/드레인 영역들(23')은 제 1 불순물영역(21) 및 제 2 불순물영역(22)을 구비할 수 있다. 상기 제 2 불순물영역(22)은 상기 제 1 불순물영역(21)의 하부에 배치될 수 있다. 상기 제 1 불순물영역(21)은 As(Arsenic)을 구비할 수 있으며, 상기 제 2 불순물영역(22)은 P(Phosphorus)를 구비할 수 있다.
상기 제 2 두께(도 9의 T2)를 갖는 상기 차등 게이트 유전막(43C)은 상기 제 1 불순물영역(21)에 자기정렬될 수 있다.
상기 제 2 불순물영역(22)의 하부에 상기 반도체기판(11)보다 높은 농도의 상기 제 1 도전형 불순물들을 구비하는 제 3 불순물영역(25)이 제공될 수 있다. 상기 제 3 불순물영역(25)의 하부에 상기 반도체기판(11)보다 높은 농도의 상기 제 1 도전형 불순물들을 구비하는 제 4 불순물영역(26)이 배치될 수 있다. 상기 게이트 전극(45)은 상기 제 4 불순물영역(26)보다 높은 레벨에 제공될 수 있다.
상기 제 1 불순물영역(21) 상에 배치되고 상기 제 1 불순물영역(21)보다 높은 농도의 상기 As(Arsenic)을 구비하는 제 5 불순물영역(도 8의 37)이 제공될 수 있다. 이 경우에, 상기 제 2 두께(도 9의 T2)를 갖는 상기 차등 게이트 유전막(43C)은 상기 제 5 불순물영역(도 8의 37)에 자기정렬될 수 있다.
상기 소스/드레인 영역들(23')은 P(Phosphorus)를 구비하는 상기 제 2 불순물영역(22) 및 As(Arsenic)을 구비하는 상기 제 5 불순물영역(도 8의 37)으로 구성될 수 있다. 즉, 상기 제 1 불순물영역(21)은 생략될 수 있다. 상기 제 5 불순물영역(도 8의 37)은 상기 제 2 불순물영역(22) 상에 배치될 수 있다. 상기 제 2 도전형 불순물들의 농도는 상기 제 5 불순물영역(도 8의 37)이 상기 제 2 불순물영 역(22)보다 높을 수 있다. 이 경우에, 상기 제 2 두께(도 9의 T2)를 갖는 상기 차등 게이트 유전막(43C)은 상기 제 5 불순물영역(도 8의 37)에 자기정렬될 수 있다.
상기 반도체기판(11)에 활성영역(13)을 한정하는 소자분리막(19)이 제공될 수 있다. 상기 소자분리막(19)의 하단은 상기 게이트 전극(45)보다 하부레벨에 위치할 수 있다. 상기 소자분리막(19)은 층층이 쌓인 측벽 산화막(15), 질화막 라이너(16), 및 갭필(gap fill) 절연막(17)을 구비할 수 있다.
상기 게이트 전극(45) 상에 게이트 마스크패턴(47)이 보존될 수 있다. 상기 게이트 전극(45)은 상기 소스/드레인 영역들(23')보다 상부레벨에 돌출될 수 있다. 상기 게이트 마스크패턴(47) 및 상기 게이트 전극(45)의 측벽들에 절연성 스페이서(49)가 배치될 수 있다. 상기 차등 게이트 유전막(43)은 상기 절연성 스페이서(49)의 하부에 보존될 수 있다.
도 1 내지 도 10은 차등 게이트 유전막을 갖는 반도체소자의 제조방법을 설명하기 위한 공정단면도들이다.

Claims (20)

  1. 반도체기판에 소스/드레인 영역들을 형성하되, 상기 소스/드레인 영역들은 상기 반도체기판에 형성된 게이트 트렌치에 의하여 서로 떨어지고, 상기 게이트 트렌치에 상기 반도체기판이 노출되며, 상기 반도체기판은 제 1 도전형 불순물들을 구비하고, 상기 소스/드레인 영역들은 상기 제 1 도전형 불순물들과 다른 제 2 도전형 불순물들을 구비하며, 상기 제 2 도전형 불순물들의 농도는 상기 소스/드레인 영역들의 표면에 가까울수록 높고,
    상기 게이트 트렌치에 노출된 상기 반도체기판 및 상기 소스/드레인 영역들의 표면을 따라 차등 게이트 유전막(differential gate dielectric layer)을 형성하고,
    상기 게이트 트렌치를 채우는 게이트 전극을 형성하는 것을 포함하되, 상기 차등 게이트 유전막은 상기 게이트 전극 및 상기 반도체기판 사이에서 제 1 두께를 갖고 상기 게이트 전극 및 상기 소스/드레인 영역들 사이에서 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 소스/드레인 영역들을 형성하는 것은
    상기 반도체기판에 As(Arsenic)을 주입하여 제 1 불순물영역을 형성하고,
    P(Phosphorus)를 주입하여 상기 제 1 불순물영역의 하부에 제 2 불순물영역 을 형성하는 것을 포함하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1 불순물영역을 형성하는 것은 5 KeV ∼ 20 KeV 의 제 1 이온주입 에너지 및 1 X 1013 atoms/㎠ ∼ 5 X 1015 atoms/㎠ 의 제 1 도즈(dose)로 수행하고, 상기 제 2 불순물영역을 형성하는 것은 10 KeV ∼ 20 KeV 의 제 2 이온주입 에너지 및 1 X 1013 atoms/㎠ ∼ 5 X 1013 atoms/㎠ 의 제 2 도즈(dose)로 수행하되, 상기 제 1 이온주입 에너지는 상기 제 2 이온주입 에너지보다 낮고 상기 제 1 도즈는 상기 제 2 도즈보다 큰 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 제 2 불순물영역의 하부에 상기 제 1 도전형 불순물들을 주입하여 제 3 불순물영역을 형성하고,
    상기 제 3 불순물영역의 하부에 상기 제 1 도전형 불순물들을 주입하여 제 4 불순물영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 3 불순물영역을 형성하는 것은 B(Boron)을 30 KeV ∼ 40 KeV 의 제 3 이온주입 에너지 및 1 X 1012 atoms/㎠ ∼ 4 X 1012 atoms/㎠ 의 제 3 도즈(dose) 로 주입하고, 상기 제 4 불순물영역을 형성하는 것은 B(Boron)을 40 KeV ∼ 60 KeV 의 제 4 이온주입 에너지 및 1 X 1012 atoms/㎠ ∼ 3 X 1012 atoms/㎠ 의 제 4 도즈(dose)로 주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 게이트 트렌치는 상기 제 1 불순물영역 및 상기 제 2 불순물영역을 관통하여 상기 제 3 불순물영역을 노출하도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 트렌치를 형성한 후,
    상기 반도체기판을 수소 열처리(Hydrogen anneal)하는 것을 더 포함하되, 상기 수소 열처리(Hydrogen anneal)는 수소(Hydrogen; H2) 가스가 주입되는 700℃ 내지 850℃의 진공 챔버 내에서 수행하는 반도체소자의 제조방법.
  8. 제 2 항에 있어서,
    상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 1 불순물영역 및 상기 게이트 전극 사이에 자기정렬되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 2 항에 있어서,
    상기 소스/드레인 영역들에 상기 제 2 도전형 불순물들을 주입하여 제 5 불순물영역을 형성하는 것을 더 포함하되, 상기 제 2 도전형 불순물들의 농도는 상기 제 5 불순물영역이 상기 제 2 불순물영역보다 높고, 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 5 불순물영역에 자기정렬되는 반도체소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 5 불순물영역을 형성하는 것은 경사이온주입법으로 As(Arsenic)을 5 KeV ∼ 20 KeV 의 제 5 이온주입 에너지 및 1 X 1013 atoms/㎠ ∼ 5 X 1015 atoms/㎠ 의 제 5 도즈(dose)로 주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 소스/드레인 영역들을 형성하는 것은
    상기 반도체기판에 P(Phosphorus)를 주입하여 제 2 불순물영역을 형성하고,
    상기 제 2 불순물영역을 관통하는 상기 게이트 트렌치를 형성하고,
    경사이온주입법으로 As(Arsenic)을 상기 반도체기판에 주입하여 제 5 불순물영역을 형성하는 것을 포함하되, 상기 제 5 불순물영역은 상기 소스/드레인 영역들 의 표면을 따라 형성되고, 상기 제 2 불순물영역은 상기 제 5 불순물영역의 하부에 보존되며, 상기 제 2 도전형 불순물들의 농도는 상기 제 5 불순물영역이 상기 제 2 불순물영역보다 높고, 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 5 불순물영역에 자기정렬되는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 2 불순물영역을 형성하는 것은 10 KeV ∼ 20 KeV 의 제 2 이온주입 에너지 및 1 X 1013 atoms/㎠ ∼ 5 X 1013 atoms/㎠ 의 제 2 도즈(dose)로 수행하고,상기 제 5 불순물영역을 형성하는 것은 5 KeV ∼ 20 KeV 의 제 5 이온주입 에너지 및 1 X 1013 atoms/㎠ ∼ 5 X 1015 atoms/㎠ 의 제 5 도즈(dose)로 수행하되, 상기 제 5 이온주입 에너지는 상기 제 2 이온주입 에너지보다 낮고 상기 제 5 도즈는 상기 제 2 도즈보다 큰 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 제 1 도전형은 N형 또는 P형이고, 상기 제 1 도전형이 상기 N형인 경우 상기 제 2 도전형은 P형이며, 상기 제 1 도전형이 상기 P형인 경우 상기 제 2 도전형은 N형인 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 반도체기판에 소자분리막을 형성하는 것을 더 포함하되, 상기 소자분리막의 하단은 상기 게이트 트렌치보다 하부레벨에 위치하는 반도체소자의 제조방법.
  15. 제 1 도전형 불순물들을 구비하는 반도체기판;
    상기 반도체기판에 배치된 게이트 트렌치;
    상기 게이트 트렌치 양측의 상기 반도체기판에 배치되고 상기 제 1 도전형 불순물들과 다른 제 2 도전형 불순물들을 구비하는 소스/드레인 영역들;
    상기 게이트 트렌치를 채우는 게이트 전극; 및
    상기 게이트 전극 및 상기 반도체기판 사이에 개재된 차등 게이트 유전막(differential gate dielectric layer)을 포함하되, 상기 제 2 도전형 불순물들의 농도는 상기 소스/드레인 영역들의 표면에 가까울수록 높고, 상기 차등 게이트 유전막은 상기 게이트 전극 및 상기 반도체기판 사이에서 제 1 두께를 갖고 상기 게이트 전극 및 상기 소스/드레인 영역들 사이에서 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 반도체소자.
  16. 제 15 항에 있어서,
    상기 소스/드레인 영역들은
    As(Arsenic)을 구비하는 제 1 불순물영역; 및
    P(Phosphorus)를 구비하고 상기 제 1 불순물영역의 하부에 배치된 제 2 불순 물영역을 포함하는 반도체소자.
  17. 제 16 항에 있어서,
    상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 1 불순물영역에 자기정렬되는 반도체소자.
  18. 제 16 항에 있어서,
    상기 제 2 불순물영역의 하부에 배치되고 상기 반도체기판보다 높은 농도의 상기 제 1 도전형 불순물들을 구비하는 제 3 불순물영역; 및
    상기 제 3 불순물영역의 하부에 배치되고 상기 반도체기판보다 높은 농도의 상기 제 1 도전형 불순물들을 구비하는 제 4 불순물영역을 더 포함하되, 상기 게이트 전극은 상기 제 4 불순물영역보다 높은 레벨에 제공되는 반도체소자.
  19. 제 16 항에 있어서,
    상기 제 1 불순물영역 상에 배치되고 상기 제 1 불순물영역보다 높은 농도의 상기 As(Arsenic)을 구비하는 제 5 불순물영역을 더 포함하되, 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 5 불순물영역에 자기정렬되는 반도체소자.
  20. 제 15 항에 있어서,
    상기 소스/드레인 영역들은
    P(Phosphorus)를 구비하는 제 2 불순물영역; 및
    As(Arsenic)을 구비하고 상기 제 2 불순물영역 상에 배치된 제 5 불순물영역을 포함하되, 상기 제 2 도전형 불순물들의 농도는 상기 제 5 불순물영역이 상기 제 2 불순물영역보다 높고, 상기 제 2 두께를 갖는 상기 차등 게이트 유전막(differential gate dielectric layer)은 상기 제 5 불순물영역에 자기정렬되는 반도체소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8642441B1 (en) 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
RU2010146489A (ru) 2008-04-16 2012-05-27 Момента Фармасьютикалз, Инк. (Us) Анализ композиций сополимера аминокислот
WO2010115175A1 (en) * 2009-04-03 2010-10-07 Momenta Pharmaceticals, Inc. Control of copolymer compositions
KR20100111162A (ko) * 2009-04-06 2010-10-14 삼성전자주식회사 리세스 채널 모스 트랜지스터를 갖는 반도체소자 제조방법
KR20100121101A (ko) * 2009-05-08 2010-11-17 삼성전자주식회사 리세스 채널을 갖는 메모리 소자 및 이의 제조방법
KR101061296B1 (ko) * 2010-07-01 2011-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
US8692373B2 (en) 2012-02-21 2014-04-08 Micron Technology, Inc. Methods of forming a metal silicide region on at least one silicon structure
JP6112700B2 (ja) * 2012-08-17 2017-04-12 ローム株式会社 半導体装置
US20140110777A1 (en) * 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
KR20160001114A (ko) * 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치 제조 방법
US9502499B2 (en) * 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having multi-layered isolation trench structures
KR102308747B1 (ko) * 2015-12-03 2021-10-05 삼성전자주식회사 반도체 장치
KR20180062817A (ko) * 2016-12-01 2018-06-11 삼성전자주식회사 트랜치 내에 다중 라이너층을 포함하는 반도체 장치
CN109326595B (zh) * 2017-07-31 2021-03-09 联华电子股份有限公司 半导体元件及其制作方法
CN108511518B (zh) 2018-03-09 2024-02-06 长鑫存储技术有限公司 晶体管及其形成方法、半导体器件
CN115954383B (zh) * 2023-03-14 2023-06-02 长鑫存储技术有限公司 一种半导体结构及其形成方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10306281B4 (de) * 2003-02-14 2007-02-15 Infineon Technologies Ag Anordnung und Verfahren zur Herstellung von vertikalen Transistorzellen und transistorgesteuerten Speicherzellen
KR20050034292A (ko) 2003-10-09 2005-04-14 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100550779B1 (ko) * 2003-12-30 2006-02-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR20050086132A (ko) 2004-02-25 2005-08-30 삼성전자주식회사 반도체 메모리에서의 리세스 트랜지스터 형성방법
KR100681286B1 (ko) 2005-02-21 2007-02-09 삼성전자주식회사 리세스된 채널을 갖는 반도체 장치의 제조 방법
JP2008135458A (ja) * 2006-11-27 2008-06-12 Elpida Memory Inc 半導体装置及びその製造方法

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