JP2008135458A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚くされたことを特徴とする。
【選択図】図1
Description
この例のメモリセル部101においてその領域の半導体基板に図15に示す平面視若干斜めに傾斜した細長い活性領域102が複数、所定の間隔で横(X)方向及び縦(Y)方向に整列形成され、各活性領域102の中央部にビット線コンタクトを有し、その左右にメモリセルトランジスタと基板コンタクト105に接続された図示略のキャパシタが設けられてメモリセル部101が大略構成される。この図の構成では横(X)方向に折れ線状に複数配線されたビット線106、縦(Y)方向に複数配線されたワード線(ゲート電極を含む)107を共通配線とし、多数のメモリセルが行列状に繰り返し配列されている。また、ソース、ドレインとなる半導体基板表面には選択エピタキシャル層103が形成され、ワード線107の側壁にはLDDサイドウォール108が形成されている。
図16に示すメモリセル部の断面構造は、トレンチ分離絶縁膜110、溝111、ゲート酸化膜112、ゲート電極113、第1の基板コンタクト内導電膜層114、低濃度不純物拡散層115、高濃度不純物拡散層116、ゲート電極上絶縁層マスク117、第2の基板コンタクト内導電膜層119、ゲート電極側壁酸化膜120、LDDサイドウオール108を備えて構成されている。
特許文献1(特開平6−13621号公報)には、トレンチゲート型MOSFETにおいて、N-ドリフト層2のゲート電極5近傍部分での電界集中を緩和して、耐圧を向上することを目的として、ゲート電極5とN-ドリフト層2との間に介在する第1ゲート絶縁膜6aを、該ゲート電極5とウェル領域3の、チャネルが形成される部分との間に介在する第2のゲート絶縁膜6bより薄くし、上記ゲート電極5に逆バイアスを印加した時、上記N-ドリフト層2のゲート電極に近接する部分がP型に反転するようにした構成が開示されている。
また、プレーナトランジスタでは、ゲート電極が半導体基板上にのみ位置しておりソース、ドレインを形成する拡散層と対向する面は、半導体基板表面で平面的に重なった領域に限られていたが、トレンチゲート構造のトランジスタでは、基板表面のみならず、トレンチ内上部側壁にも拡散層が接触しており、ゲート電極と拡散層の重なり面積が増大するため、ゲート容量が大きくなってしまう。この重なり領域はゲート電極、即ち、DRAMにおいてはワード線に寄生する容量となるため、動作遅延の原因となり、高速動作の障害となる問題を有していた。
例えば、ゲート長を縮小することによりメモリセル部の回路を微細化できるトレンチゲートトランジスタを有するDRAMは、リフレッシュ特性の向上効果を得られる反面、ゲート容量の増大により、情報の書き込み時に必要な電流値が増加し、消費電力が上昇してしまう、という問題を有していた。
(3)本発明の半導体装置は、前記ソース及びドレインと前記ゲート電極との間に位置する前記ゲート絶縁膜に厚膜部が形成され、前記ソース及びドレインと離間して前記溝の内面側に形成されているゲート絶縁膜が均等厚の薄膜部とされたことを特徴とする。
(4)本発明の半導体装置は、前記半導体基板の表面側のソース及びドレインを覆うように表面絶縁膜が形成され、該表面絶縁膜が前記溝の内面側のゲート絶縁膜と前記厚く形成されたゲート絶縁膜の厚膜部に接続形成されてなることを特徴とする。
(6)本発明の半導体装置の製造方法は、前記溝の周縁の半導体基板表層部にイオンを注入する際、溝の深さ方向に対してイオンを傾斜注入し、前記溝の入口部周縁に相当する半導体基板表層部に前記酸化促進部を形成することを特徴とする。
(7)本発明の半導体装置の製造方法は、前記(5)または(6)に記載の酸化促進部は、前記ソース及びドレインの一部の領域であることを特徴とする。
(8)本発明の半導体装置の製造方法は、前記溝の周縁の半導体基板表層部に対するイオンの注入により、注入部分をアモルファスシリコンとすることを特徴とする。
(9)本発明の半導体装置の製造方法において、前記(5)〜(8)の何れかに記載の酸化促進部を形成するために注入するイオンは、前記ソース及びドレインを形成するイオンと同一導電型を有するイオンであることを特徴とする。
(10)本発明の半導体装置の製造方法は、前記(5)〜(8)のいずれかに記載の溝の周縁の半導体基板表層部にイオンを注入する際の注入量を5×1015〜5×1016atoms/cm2の範囲とすることを特徴とする。
(11)本発明の半導体装置の製造方法は、前記イオンを注入する際のイオン注入角度を前記溝の深さ方向に対する傾斜角θと定義し、ソースドレイン領域となるべき領域の深さをa、窒化膜の膜厚をb、溝の幅をcと定義し、前記傾斜角θをtan-1{c/(a+b)}<θ<tan-1{c/b}の式の範囲とすることを特徴とする。
しかも本発明によれば、ゲート電極とソース及びドレインとの間の部分にゲート絶縁膜の厚膜部をゲート及びドレインから離れる側の溝の内面側のゲート絶縁膜を薄膜部としているので、トランジスタの特性には特に影響を与えることなく、容量増大を抑制できる効果がある。
図1は本発明に係る半導体装置の第1実施形態の平面構造を示す概念図、図2は図1のB−B’線に沿う断面構造を示す概念図である。
これらの図において、本発明の半導体装置Hに適用される半導体基板1は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
トレンチ分離絶縁膜(素子分離絶縁膜)2は、上記半導体基板1の表面にSTI(Shallow Trench Isolation)法により、活性領域K以外の部分に形成され、隣接する活性領域Kを絶縁分離する。この実施形態では1つの活性領域Kに2ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。
なお、この図のような平面形状の活性領域Kが規定されているのは、本実施形態に特有の形状であるが、活性領域Kの形状や方向は特に規定されるべきものではないので図1に示す活性領域Kの形状はその他一般的なトレンチゲートトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。
これらの溝11、12はワード配線7に沿って連続形成されている。前記溝11はソース4aとドレイン3との間に位置するように形成され、前記溝12はドレイン3とソース4bとの間に位置するように形成されている。
この形態のトレンチゲート型のトランジスタ構造においては、ドレイン3、ソース4aおよび4bとの対比位置関係やチャネル形状に応じて溝の内壁部の形状を形成するので、図に示す形状には限るものではない。
図3は溝部を拡大した断面模式図である。溝11、12に形成されているゲート絶縁膜17は、溝11、12の内面側にほぼ均一の厚さに形成された薄膜部17aと、前記薄膜部17aに連続するように溝11、12の開口部内周縁に形成された厚膜部17bと、前記厚膜部17bに連続するように溝11、12の開口部外周縁の半導体基板1の表面側にまで形成された被覆部17cとから構成されている。なお、この被覆部17cの厚さは先の薄膜部17aの厚さと同等に形成されている。
本実施形態の構造においてゲート絶縁膜17は例えば半導体基板1のシリコンを熱酸化して形成されたものである。また、厚膜部17bについては、半導体基板1に対して後述するシリコンイオン注入を行い、注入部分をアモルファス化して酸化レートを上げ、更に熱酸化することにより他の部分より厚膜状に形成したものである。
前記トレンチゲートトランジスタの構造において、一例として、ゲート絶縁膜17は熱酸化によりシリコン酸化膜として形成され、ゲート電極8は多結晶シリコン膜から、ワード配線7は金属膜から形成され、サイドウオール21は窒化シリコンなどの絶縁膜から形成されている。
図4に示すように、シリコン基板40にSTI法によりトレンチ分離絶縁膜(素子分離絶縁膜)41を形成し、各々の活性領域を絶縁分離する。シリコン基板全面に熱酸化法により750〜1100℃程度の温度で熱酸化膜を形成し、更にその上にCVD(Chemical Vapor Deposition)法でシリコン窒化膜(SiN膜)を積層し、これらをパターニングして所望の領域に熱酸化膜の絶縁膜42とSiN膜(窒化膜)43の積層パターンを残す。
先の溝46は先に説明した如く、間欠的に配列形成された活性領域内のトランジスタのチャネル領域に対応し、ソースとドレインとの間に位置するように形成する。
また、これらの溝形成後、必要に応じて水素雰囲気中において高温のベークを行うことが好ましい。
次に、先の溝46に対してシリコンをイオン注入法により5×1015〜5×1016atoms/cm2の範囲で注入する。この時、シリコン基板40に対してイオン注入角度θ(溝46の深さ方向、あるいはシリコン基板40の厚さ方向に対する入射角度)を以下の式を満足するようにして注入する。tan-1(c/(a+b))<θ<tan-1(c/b)
このシリコンをイオン注入する処理により、溝46の開口内周縁部には図11に示すアモルファスシリコン部51が形成される。この種の半導体の製造に用いるシリコン基板40は単結晶体から切り出してなるウエハを用いて製造されるので、基本的にシリコン基板40は単結晶体の部分からなるが、シリコンイオンを前述の範囲で注入した領域はアモルファス化された領域となる。
通常、単結晶シリコンをイオン注入法よりアモルファスシリコン化するためには、垂直注入で1×1015atoms/cm2必要であるが、ここでは斜め注入であることを考慮して上記の注入量を選択している。
また、この時、750℃H2/O2雰囲気の低温のウエット酸化を用いると、アモルファスシリコンとシリコン結晶の酸化レートの差が大きくなるので、厚膜部52を形成する上で有利となる。この条件では、トレンチ内ゲート酸化膜を6nmで形成する場合、シリコン注入したアモルファス領域には9nmの厚さの酸化膜を形成することができる。
さらに連続して不純物をドーピングしたシリコン膜からなるゲート導電膜44を500から600℃程度の温度でCVD法にて堆積する。
次に、ソースドレイン形成用の所望の領域に1×1012〜5×1014cm-2程度のPなどの不純物をイオン注入し、900〜1100℃の温度でアニールを行い、不純物拡散層を活性化する。これによりソース、ドレインとなる不純物拡散層50を図7に示すように形成することができる。なお、不純物拡散層50の底面は、前記酸化促進部の底部に位置整合するように条件制御することができる。
次いで、図8に示すようにゲート導電膜44上に配線膜45と絶縁膜ハードマスク50を形成し、その上にレジストパターンを形成し、レジストパターンをマスクとして絶縁膜ハードマスク50および配線膜45及びゲート導電膜44を順次異方性ドライエッチングする。
また、図5に示す如く溝46、46を形成した後、図14に示す如く必要な領域にソース、ドレインとなる低濃度不純物拡散層60を形成した後、図6以下の工程に従って半導体装置Hを製造しても良い。
上述の実施例では、シリコンをイオン種に用いたが、シリコンに代えて、ソース、ドレインを形成するリンを、例えば、5×1015〜5×1016atoms/cm2の範囲で注入する。 注入角度の条件は同じとする。注入領域の単位体積当たりのリン濃度が5×1020〜1×1021atoms/cm3なるようにする。ゲート酸化は、シリコン注入の場合と同様に、750℃、H2/O2ウエット酸化を用いる。リンは増速酸化特性を有するので、リンを注入していない領域のシリコンに比べて2〜2.5倍酸化速度を増加させることができる。したがってトレンチ内ゲート酸化膜を6nmで形成する場合、ソース、ドレインに接する、リン注入領域には、12〜15nmの厚さを有する酸化膜を形成することができる。
リンは、ソース、ドレインを形成する不純物と同一不純物であり、ソース、ドレインの形成に何ら悪影響を与えることがない。
1 半導体基板、
2 トレンチ分離絶縁膜(素子分離絶縁膜)、
3 ドレイン、
4a ソース、
4b ソース、
6 ビット配線、
7 ワード配線、
8 ゲート電極、
11、12、13 溝、
16 サイドウォール、
17 ゲート絶縁膜、
18a、18b、18c 導体部、
40 半導体基板、
41 トレンチ分離絶縁膜(素子分離絶縁膜)、
42 絶縁膜、
43 SiN膜(窒化膜)、
48 ゲート酸化膜、
50 不純物拡散層、
Claims (11)
- 半導体基板に形成された側面が垂直な溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍の半導体基板に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備えるとともに、前記ゲート絶縁膜において、前記ソース及びまたはドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚く形成されたことを特徴とする半導体装置。
- 前記半導体基板の表面領域に前記溝を挟んで対峙する位置に前記ソース及びドレインが形成され、前記溝の内面側において前記ソース及びドレインに接する領域から前記溝の内面に沿ってゲート絶縁膜が形成され、該ゲート絶縁膜の内側の溝内部を埋めるようにゲート電極が形成され、該ゲート電極の両側に位置し前記ソース及びドレインに接する領域のゲート絶縁膜の厚さが、前記溝の内部側に形成されているゲート絶縁膜の厚さよりも厚く形成されたことを特徴とする請求項1に記載の半導体装置。
- 前記ソース及びドレインと前記ゲート電極との間に位置する前記ゲート絶縁膜に厚膜部が形成され、前記ソース及びドレインと離間して前記溝の内面側に形成されているゲート絶縁膜が均等厚の薄膜部とされたことを特徴とする請求項2に記載の半導体装置。
- 前記半導体基板の表面側のソース及びドレインを覆うように表面絶縁膜が形成され、該表面絶縁膜が前記溝の内面側のゲート絶縁膜と前記厚く形成されたゲート絶縁膜の厚膜部に接続形成されてなることを特徴とする請求項1または2に記載の半導体装置。
- 半導体基板に素子分離絶縁膜を形成する工程と、前記素子分離膜を形成した半導体基板上に絶縁膜と窒化膜を形成する工程と、前記窒化膜をマスクとして前記半導体基板に側面が垂直な溝を形成する工程と、前記溝の周縁の半導体基板表層部にイオンを注入して酸化促進部を形成する工程と、酸化法により前記溝の内面側の半導体基板領域を酸化し、前記溝の内面側にゲート酸化膜を形成するとともに、前記酸化促進部に前記溝の内面側のゲート酸化膜よりも厚い厚膜部を形成する工程と、前記ゲート酸化膜の内側の溝内にゲート電極を形成する工程と、前記ゲート電極に隣接する半導体基板にイオン注入によりソース及びドレインを形成する工程とを具備することを特徴とする半導体装置の製造方法。
- 前記溝の周縁の半導体基板表層部にイオンを注入する際、溝の深さ方向に対してイオンを傾斜注入し、前記溝の入口部周縁に相当する半導体基板表層部に前記酸化促進部を形成することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記酸化促進部は、前記ソース及びドレインの一部の領域であることを特徴とする請求項5または6記載の半導体装置の製造方法。
- 前記溝の周縁の半導体基板表層部に対するイオンの注入により、注入部分をアモルファスシリコンとすることを特徴とする請求項5または6に記載の半導体装置の製造方法。
- 前記酸化促進部を形成するために注入するイオンは、前記ソース及びドレインを形成するイオンと同一導電型を有するイオンであることを特徴とする請求項5乃至7のいずれかに記載の半導体装置の製造方法。
- 前記溝の周縁の半導体基板表層部にイオンを注入する際の注入量を5×1015〜5×1016atoms/cm2の範囲とすることを特徴とする請求項5〜7のいずれかに記載の半導体装置の製造方法。
- 前記イオンを注入する際のイオン注入角度を前記溝の深さ方向に対する傾斜角θと定義し、ソースドレイン領域となるべき領域の深さをa、窒化膜の膜厚をb、溝の幅をcと定義し、前記傾斜角θをtan-1{c/(a+b)}<θ<tan-1{c/b}の式の範囲とすることを特徴とする請求項10に記載の半導体装置の製造方法。
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