KR20090111046A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 펀치-쓰루(Punch-Through) 현상을 개선하고, 바디의 부피를 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 실리콘 기판과 절연층 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층에서의 게이트 형성 영역 양측 가장자리 부분이 리세스되어 상단부보다 하단부의 폭이 더 넓은 핀 패턴이 형성된 SOI 기판; 상기 핀 패턴을 감싸도록 형성된 게이트; 및 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역;을 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 펀치-쓰루(Punch-Through) 현상을 개선하고, 바디의 부피를 증가시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
최근의 반도체 산업은 반도체 소자의 집적도를 향상시키고 제조 수율을 증가시키는 방향으로 나아가고 있다. 그 한 예로서, 플로팅 바디 셀(Floating Body Cell; 이하 FBC) 구조를 갖는 반도체 소자가 제안되었다. 상기 FBC 구조를 갖는 반도체 소자는 정보를 저장하기 위한 캐패시터가 필요치 않으며, 따라서, 통상의 디램 소자와 비교해서 고집적 소자의 제조에 적용하기 유리하다는 장점이 있다.
이하에서는 종래의 FBC 구조를 갖는 반도체 소자 및 그의 동작 원리를 간략하게 설명하도록 한다.
먼저, 상기 FBC 구조를 갖는 반도체 소자는 소오스 영역과 드레인 영역 사이의 영역에 해당되는 트랜지스터의 바디가 플로팅된 구조를 갖는다. 특별히, FBC 구조를 갖는 반도체 소자는 정공를 저장하기 위한 캐패시터가 형성되지 않는다.
이와 같은 FBC 구조를 갖는 반도체 소자에 있어서, 워드 라인을 통해 게이트에 전압이 인가되어 트랜지스터가 온(On)된 후, 비트 라인을 통해 드레인 영역에 전압이 인가되면, 커런트(Current)가 발생하게 된다. 그리고, 상기 커런트에 의한 드레인 영역의 높은 전계에 의해 전자와 정공이 발생되며, 이렇게 발생된 정공은 소오스 영역과 드레인 영역 사이의 플로팅 바디 내에 축적된다.
이러한 FBC 구조를 갖는 반도체 소자는 캐패시터 없이도 디램 셀 동작이 가능하다는 장점을 가지며, 이러한 장점은 향후 고집적 소자를 제조하기 위한 미세 공정에서 더욱 유리하게 작용하게 될 것이다.
한편, 반도체 소자의 채널 영역을 확장시키기 위해 3차원 구조의 채널을 갖는 소자의 구현에 대한 연구가 활발히 진행되고 있으며, 그 결과로서, 최근 3차원 구조의 채널을 갖는 핀형 트랜지스터(Fin Transistor) 구조가 제안된 바 있다.
상기 핀형 트랜지스터는 소자분리 영역을 식각하여 활성 영역을 돌출시켜 핀 패턴을 형성함으로써, 활성 영역의 양측면 및 상부면을 노출시키고, 그런 다음, 돌출된 활성 영역(핀 패턴)을 감싸도록 게이트 라인을 형성시킨 구조로서, 이 경우, 단채널효과가 억제되며, 활성 영역의 노출된 세 면 모두에 채널이 형성되어 채널을 통한 전류 구동 특성이 향상된다는 장점이 있다.
그러나, 전술한 핀 패턴 및 FBC 구조를 적용하는 종래 기술의 반도체 소자의 경우에는, 바디의 면적이 감소되어 상기 바디에 정공이 저장되었을 때와, 상기 정공이 빠져나갔을 때의 문턱 전압 차이가 작으며, 이 때문에, "1" 또는 "0" 데이타를 구분하기 어렵다.
이에, 상기 바디의 면적을 증가시키기 위해 상기 핀 패턴의 폭을 증가시키면, 후속 콘택 플러그와 콘택하는 핀 패턴의 상단부에서 펀치-쓰루(Punch-Through) 현상이 유발된다.
본 발명은 펀치-쓰루(Punch-Through) 현상을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 바디의 부피를 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자는, 실리콘 기판과 절연층 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층에서의 게이트 형성 영역 양측 가장자리 부분이 리세스되어 상단부보다 하단부의 폭이 더 넓은 핀 패턴이 형성된 SOI 기판; 상기 핀 패턴을 감싸도록 형성된 게이트; 및 상기 게이트 양측의 실리콘층 내에 형성된 접합 영역;을 포함한다.
상기 실리콘층은 상기 실리콘 기판과 절연층의 적층 구조물 상에서 일 방향으로 연장되는 라인 형상을 갖는다.
상기 핀 패턴은 상단부에서 30∼40㎚의 폭을 갖고, 하단부에서 50∼70㎚의 폭을 갖는다.
상기 게이트 및 접합 영역이 형성된 SOI 기판 상에 상기 게이트 사이의 공간 을 매립하도록 형성된 층간 절연막; 및 상기 층간 절연막 내에 상기 접합 영역과 콘택하도록 형성된 콘택 플러그;를 더 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 실리콘 기판과 절연층 및 실리콘층의 적층 구조를 포함하는 SOI 기판의 상기 실리콘층을 식각하여 활성 영역을 형성하는 단계; 상기 활성 영역에서의 게이트 형성 영역 양측 가장자리 부분을 리세스하여 상단부보다 하단부의 폭이 더 넓은 핀 패턴을 형성하는 단계; 상기 핀 패턴을 감싸도록 게이트를 형성하는 단계; 및 상기 게이트 양측의 활성 영역 내에 접합 영역을 형성하는 단계;를 포함한다.
상기 활성 영역은 상기 절연층 상에서 일 방향으로 연장하는 라인 형상을 갖도록 형성한다.
상기 핀 패턴을 형성하는 단계는, 상기 활성 영역 상에 채널 폭 방향으로 게이트 형성 영역 양측 가장자리 부분을 노출시키는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 마스크로 상기 노출된 활성 영역 부분을 리세스하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함한다.
상기 활성 영역 부분을 리세스하는 단계는, 상기 활성 영역 부분이 300∼500Å의 두께가 리세스되도록 수행한다.
상기 핀 패턴은 상단부에서 30∼40㎚의 폭을 갖고, 하단부에서 50∼70㎚의 폭을 갖도록 형성한다.
상기 핀 패턴을 형성하는 단계 후, 그리고, 상기 핀 패턴을 감싸도록 게이트를 형성하는 단계 전, 상기 핀 패턴을 제외한 나머지 활성 영역의 표면 상에 라이 너 절연막을 형성하는 단계;를 더 포함한다.
상기 접합 영역은 이온주입 공정을 통해 형성한다.
상기 이온주입 공정은 1.0×1013∼1.0×1014이온/cm2의 도우즈로 수행한다.
상기 이온주입 공정은 20∼50keV의 에너지로 수행한다.
상기 접합 영역을 형성하는 단계 후, 상기 게이트 및 접합 영역이 형성된 SOI 기판 상에 상기 게이트 사이의 공간을 매립하도록 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 상기 접합 영역과 콘택하는 콘택 플러그를 형성하는 단계;를 더 포함한다.
상기 콘택 플러그는 1.0×1020∼2.0×1020이온/cm3의 농도를 갖는 폴리실리콘막으로 형성한다.
본 발명은 활성 영역을 식각하여 상기 활성 영역의 게이트 형성 영역에 상단부보다 하단부에서 더 넓은 폭을 갖는 핀 패턴을 형성하고, 상기 핀 패턴을 감싸도록 게이트를 형성함으로써, 폭이 좁은 핀 패턴의 상단부에서는 펀치-쓰루(Punch-Through) 현상을 개선할 수 있으며, 폭이 넓은 핀 패턴의 하단부에서는 바디 부분의 부피를 증가시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2 및 도 3은 도 1의 X―X′선 및 Y―Y′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1, 도 2 및 도 3에 도시된 바와 같이, 실리콘 기판(100)과 절연층(102) 및 실리콘층(104)의 적층 구조를 포함하는 SOI 기판(106)이 구비되어 있으며, 상기 SOI 기판(106)의 절연층(102) 상에 상기 실리콘층(104)으로 이루어진 활성 영역(AR)이 정의되어 있다. 상기 활성 영역(AR)은, 바람직하게, 상기 절연층(102) 상에서 일 방향으로 연장되는 라인 형상을 갖는다.
상기 활성 영역(AR)은 게이트 형성 영역(G)의 양측 가장자리 부분이 리세스되어 중앙부가 돌출된 핀 패턴(F)을 구비하고 있으며, 상기 핀 패턴(F)은 상단부보다 하단부에서 더 넓은 폭을 갖는다. 구체적으로, 상기 핀 패턴(F)은 상단부에서는, 바람직하게, 30∼40㎚의 폭(W1)을 갖고, 하단부에서는, 바람직하게, 50∼70㎚의 폭(W2)을 갖는다.
상기 핀 패턴(F)을 포함하는 SOI 기판(106)의 게이트 형성 영역(G)에, 예컨대, 게이트 절연층(112)과 게이트 도전막(114)의 적층 구조를 포함하는 게이트(116)가 형성되어 있다. 상기 게이트(116)는, 상기 활성 영역(AR)의 핀 패턴(F)을 감싸도록 형성되어 있으며, 상기 SOI 기판(106) 상에서 상기 활성 영역(AR)과 수직하는 방향으로 연장되는 라인 형상을 갖는다.
상기 게이트(116) 양측의 활성 영역(AR) 내에 접합 영역(120)이 형성되어 있 다. 여기서, 상기 접합 영역(120)은 SOI 기판(106)의 절연층(102)과 그 하단부가 접하도록 형성되어 있으며, 그러므로, 본 발명은 상기 접합 영역(120)들 사이의 활성 영역(AR) 부분이 플로팅된 플로팅 바디 셀 구조(이하, FBC 구조)를 갖는다. 따라서, 본 발명의 실시예에 따른 반도체 소자는 상기 바디 부분에 정공를 저장할 수 있으므로, 정공를 저장하기 위한 캐패시터를 필요로 하지 않는다.
상기 게이트(116) 및 접합 영역(120)이 형성된 SOI 기판(106) 상에 상기 게이트(116) 사이의 공간을 매립하도록 층간 절연막(122)이 형성되어 있다. 그리고, 상기 층간 절연막(122) 내에 상기 접합 영역(120)과 콘택하도록 콘택 플러그(124)가 형성되어 있다.
여기서, 도 1의 미설명된 도면부호 110은 라이너 절연막을 의미한다.
이상에서와 같이, 본 발명의 실시예에 따른 반도체 소자는 게이트 형성 영역(G)에 상단부보다 하단부에서 더 넓은 폭을 갖는 핀 패턴(F)을 구비함으로써, 좁은 폭을 갖는 핀 패턴(F)의 상단부에서 펀치-쓰루를 개선할 수 있으며, 넓은 폭을 갖는 핀 패턴(F)의 하단부에서 바디 부분 부피를 증가시킬 수 있다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도이고, 도 5a 내지 도 5h 및 도 6a 내지 도 6h는 도 4a 내지 도 4h의 X―X′선 및 Y―Y′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a, 도 5a 및 도 6a를 참조하면, 실리콘 기판(100)과 절연층(102) 및 실리콘층(104)의 적층 구조를 포함하는 SOI 기판(106)의 상기 실리콘층(104)을 식각 하여 활성 영역(AR)을 형성한다. 상기 절연층(104)은, 예컨대, 산화막을 포함한다. 그리고, 상기 활성 영역(AR)은 상기 실리콘층(104)으로 이루어지며, 바람직하게, 상기 절연층(102) 상에서 일 방향으로 연장하는 라인 형상을 갖는다.
도 4b, 도 5b 및 도 6b를 참조하면, 상기 활성 영역(AR) 상에 게이트 형성 영역(G)의 일부, 바람직하게, 채널 폭 방향으로 상기 활성 영역(AR)의 게이트 형성 영역(G) 양측 가장자리 부분을 노출시키는 마스크 패턴(108)을 형성한다. 한편, 도시하지는 않았으나, 상기 마스크 패턴(108)은 상기 활성 영역(AR) 및 절연층(102)을 포함하는 SOI 기판(106)의 전면 상에 형성하는 것도 가능하다.
도 4c, 도 5c 및 도 6c를 참조하면, 상기 마스크 패턴을 식각 마스크로 상기 활성 영역(AR)의 일부 두께, 바람직하게, 300∼500Å의 두께를 리세스한 후, 상기 마스크 패턴을 제거한다.
그 결과, 상기 활성 영역(AR)의 게이트 형성 영역(G)에 상단부보다 하단부에서 더 넓은 폭을 갖는 핀 패턴(F)이 형성된다. 구체적으로, 상기 핀 패턴(F)은 상단부에서, 바람직하게, 30∼40㎚의 폭(W1)을 갖고, 하단부에서, 바람직하게, 50∼70㎚의 폭(W2)을 갖는다.
도 4d, 도 5d 및 도 6d를 참조하면, 상기 핀 패턴(F)이 형성된 활성 영역(AR)의 표면 상에 라이너 절연막(110)을 형성한다. 상기 라이너 절연막(110)은, 예컨대, 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)의 적층 구조를 포함한다. 그리고 나서, 상기 핀 패턴(F)의 표면 상에 형성된 라이너 절연막(110) 부분을 제거하 며, 그 결과, 상기 핀 패턴(F)을 제외한 나머지 활성 영역(AR)의 표면 상에만 라이너 절연막(110)이 형성된다.
도 4e, 도 5e 및 도 6e를 참조하면, 상기 라이너 절연막(110)이 제거된 핀 패턴(F)의 표면 상에 게이트 절연층(112)을 형성한다. 상기 게이트 절연층(112)은, 예컨대, 산화 공정을 이용하여 산화막으로 형성하며, 이때, 상기 산화 공정에 의해 상기 핀 패턴(F)의 가장자리 부분이 라운딩될 수도 있다.
그런 다음, 상기 게이트 절연층(112)이 형성된 SOI 기판(106)의 전면 상에 게이트 도전막(114)과 게이트 하드마스크막(도시안됨)을 차례로 형성한다. 상기 게이트 도전막(114)은, 예컨대, 폴리실리콘막 및 금속계막의 적층 구조를 포함하며, 상기 게이트 하드마스크막은 실리콘 질화막을 포함한다.
계속해서, 상기 게이트 하드마스크막과 게이트 도전막(114) 및 게이트 절연층(112)을 식각하여 상기 활성 영역(AR)의 핀 패턴(F)을 감싸도록 게이트(116)를 형성한다. 여기서, 상기 게이트(116)는, 바람직하게, 상기 활성 영역(AR)과 수직하는 방향으로 연장되는 라인 형상을 갖도록 형성한다. 이어서, 상기 게이트(116)의 양측벽에 스페이서(118)를 형성한다.
도 4f, 도 5f 및 도 6f를 를 참조하면, 상기 게이트(116) 양측의 활성 영역(AR) 내에 접합 영역(120)을 형성한다. 상기 접합 영역(120)은, 예컨대, N형 불순물 이온주입 공정을 통해 형성하며, 상기 이온주입 공정은, 바람직하게, 1.0×1013∼1.0×1014이온/cm2의 도우즈 및 20∼50keV의 에너지로 수행한다.
이때, 상기 접합 영역(120)은 상기 활성 영역(AR)의 표면으로부터 절연층(102)까지 갈수록 점점 그 농도가 낮아지며, 그 결과, 폭이 좁은 핀 패턴(F)의 상단부 양측에는 상대적으로 고농도의 접합 영역(120)이, 그리고, 폭이 넓은 핀 패턴(F)의 하단부 양측에는 상대적으로 저농도의 접합 영역(120)이 형성된다.
여기서, 상기 접합 영역(120)은 SOI 기판(106)의 절연층(102)과 그 하단부가 접하도록 형성한다. 그래서, 본 발명은 상기 접합 영역(120)들 사이의 활성 영역(AR) 부분이 플로팅된 FBC 구조를 가지며, 따라서, 플로팅된 바디 부분에 정공를 저장할 수 있다. 그러므로, 본 발명의 실시예에서는 정공를 저장하기 위한 캐패시터의 형성 과정을 필요로 하지 않는다.
도 4g, 도 5g 및 도 6g를 참조하면, 상기 접합 영역(120)이 형성된 SOI 기판(106)의 결과물 상에 상기 게이트(116) 및 접합 영역(120)을 덮도록 층간 절연막(122)을 형성한다. 다음으로, 상기 게이트(116)가 노출되도록 상기 층간 절연막(122)을 CMP(Chemical Mechanical Polishing)한다.
여기서, 상기 층간 절연막(122)은 게이트(116) 사이의 공간을 매립하여 상기 게이트(116)들 간의 절연층 역할을 할 뿐 아니라, 활성 영역(AR) 사이의 공간을 매립하여 소자분리용 절연층 역할을 한다.
도 4h, 도 5h 및 도 6h를 참조하면, 상기 층간 절연막(122)을 식각하여 상기 접합 영역(120)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내에 상기 접합 영역(120)과 콘택하는 콘택 플러그(124)를 형성한다. 상기 콘택 플러그(124)는, 바람 직하게, 1.0×1020∼2.0×1020이온/cm3의 농도를 갖는 폴리실리콘막으로 형성한다.
한편, 상기 콘택홀은 상기 층간 절연막(122) 및 그 아래의 접합 영역(120) 부분의 일부까지 과도 식각되어 형성될 수도 있으며, 이 경우, 상기 콘택 플러그(124)는 상기 핀 패턴(F)의 상단부와 적어도 일 부분 이상 콘택하도록 형성하는 것도 가능하다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 활성 영역의 게이트 형성 영역 양측 가장자리 부분을 식각하여 상단부보다 하단부의 폭이 더 넓은 핀 패턴을 형성하고, 상기 핀 패턴을 감싸도록 게이트를 형성하며, 상기 게이트 양측에 접합 영역 및 상기 접합 영역과 콘택하는 콘택 플러그를 형성한다.
이를 통해, 본 발명은 상기 접합 영역 및 SOI 기판의 절연층에 의해 둘러싸인 바디 부분이 플로팅되며, 상기 플로팅된 바디 부분에 정공를 저장할 수 있으므로, 캐패시터를 형성할 필요가 없다. 그러므로, 본 발명은 고집적 소자의 제조시 유리하다는 장점이 있다.
또한, 본 발명은 넓은 폭을 갖는 핀 패턴 하단부에서 상기 바디 부분의 부피를 종래보다 증가시킬 수 있으므로, 상기 바디에 정공가 저장되었을 때와, 상기 정공이 빠져나갔을 때의 문턱 전압 차이를 증가시킬 수 있으며, 이에 따라, 센싱 마진을 효과적으로 향상시킬 수 있다.
게다가, 본 발명은 좁은 폭을 갖는 핀 패턴 상단부의 양측에 상대적으로 고농도의 접합 영역을 형성함으로써, 펀치-쓰루 현상을 개선할 수 있다. 뿐만 아니라, 상기 폭이 좁은 핀 패턴의 상단부와 일부가 콘택하는 고농도의 콘택 플러그를 형성함으로써, 상기 펀치-쓰루 현상을 더욱 개선할 수 있다.
아울러, 본 발명은 활성 영역의 게이트 형성 영역에 게이트를 형성한 다음, 상기 활성 영역 및 게이트들 사이를 매립하도록 층간 절연막을 형성함으로써, 소자분리막의 형성 과정을 생략할 수 있으며, 이를 통해, 반도체 소자의 제조 공정을 단순화시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도.
도 2는 도 1의 X―X′선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 3은 도 1의 Y―Y′선에 대응하는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 5a 내지 도 5h는 도 4a 내지 도 4h의 X―X′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 6a 내지 도 6h는 도 4a 내지 도 4h의 Y―Y′선에 각각 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘 기판 102 : 절연층
104 : 실리콘층 106 : SOI 기판
A : 활성 영역 G : 게이트 형성 영역
F : 핀 패턴 110 : 라이너 절연막
116 : 게이트 120 : 접합 영역
122 : 층간 절연막 124 : 콘택 플러그

Claims (15)

  1. 실리콘 기판과 절연층 및 실리콘층의 적층 구조를 포함하며, 상기 실리콘층에서의 게이트 형성 영역 양측 가장자리 부분이 리세스되어 상단부보다 하단부의 폭이 더 넓은 핀 패턴이 형성된 SOI 기판;
    상기 핀 패턴을 감싸도록 형성된 게이트; 및
    상기 게이트 양측의 실리콘층 내에 형성된 접합 영역;
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 실리콘층은 상기 실리콘 기판과 절연층의 적층 구조물 상에서 일 방향으로 연장되는 라인 형상을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 핀 패턴은 상단부에서 30∼40㎚의 폭을 갖고, 하단부에서 50∼70㎚의 폭을 갖는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 및 접합 영역이 형성된 SOI 기판 상에 상기 게이트 사이의 공간을 매립하도록 형성된 층간 절연막; 및
    상기 층간 절연막 내에 상기 접합 영역과 콘택하도록 형성된 콘택 플러그;
    를 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 실리콘 기판과 절연층 및 실리콘층의 적층 구조를 포함하는 SOI 기판의 상기 실리콘층을 식각하여 활성 영역을 형성하는 단계;
    상기 활성 영역에서의 게이트 형성 영역 양측 가장자리 부분을 리세스하여 상단부보다 하단부의 폭이 더 넓은 핀 패턴을 형성하는 단계;
    상기 핀 패턴을 감싸도록 게이트를 형성하는 단계; 및
    상기 게이트 양측의 활성 영역 내에 접합 영역을 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 활성 영역은 상기 절연층 상에서 일 방향으로 연장하는 라인 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 핀 패턴을 형성하는 단계는,
    상기 활성 영역 상에 채널 폭 방향으로 게이트 형성 영역 양측 가장자리 부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 마스크로 상기 노출된 활성 영역 부분을 리세스하 는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 활성 영역 부분을 리세스하는 단계는, 상기 활성 영역 부분이 300∼500Å의 두께가 리세스되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 핀 패턴은 상단부에서 30∼40㎚의 폭을 갖고, 하단부에서 50∼70㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 5 항에 있어서,
    상기 핀 패턴을 형성하는 단계 후, 그리고, 상기 핀 패턴을 감싸도록 게이트를 형성하는 단계 전,
    상기 핀 패턴을 제외한 나머지 활성 영역의 표면 상에 라이너 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 5 항에 있어서,
    상기 접합 영역은 이온주입 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 이온주입 공정은 1.0×1013∼1.0×1014이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 이온주입 공정은 20∼50keV의 에너지로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 5 항에 있어서,
    상기 접합 영역을 형성하는 단계 후,
    상기 게이트 및 접합 영역이 형성된 SOI 기판 상에 상기 게이트 사이의 공간을 매립하도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 상기 접합 영역과 콘택하는 콘택 플러그를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 콘택 플러그는 1.0×1020∼2.0×1020이온/cm3의 농도를 갖는 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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