KR100713941B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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차선용
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Abstract

본 발명은 소오스/드레인 영역 간의 간섭현상을 차단하여 신뢰성 및 동작 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 돌기형 게이트(Fin Gate)를 갖는 반도체 소자에 있어서, 활성 영역 및 소자분리 영역을 갖는 반도체 기판; 상기 반도체 기판의 소자분리 영역에 형성된 소자분리막; 상기 소자분리막에 의해 한정된 기판 활성 영역 상에 형성된 돌기형 게이트; 및 상기 돌기형 게이트 양측의 기판 표면내에 형성된 제1접합영역과 제2접합영역;을 포함하며, 상기 제1접합영역은 하단부가 격리된 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method of manufacturing the same}
도 1은 반도체 소자의 평면도.
도 2a는 도 1의 A－A´선에 대응하며, 종래기술에 따른 반도체 소자를 설명하기 위한 단면도.
도 2b는 도 1의 B－B´선에 대응하며, 종래기술에 따른 반도체 소자를 설명하기 위한 단면도.
도 2c는 도 1의 C－C´선에 대응하며, 종래기술에 따른 반도체 소자를 설명하기 위한 단면도.
도 3a 내지 도 3f는 도 1의 C－C´선에 대응하며, 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4e는 도 1의 C－C´선에 대응하며, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 반도체 기판 32 : 패드산화막
33 : 패드질화막 H1 : 제1홈
34 : 스페이서막 H2 : 제2홈
35 : 측벽산화막 36 : 소자분리막
37 : 게이트절연막 38 : 게이트도전막
39 : 돌기형 게이트 40a : 소오스 영역
40b : 드레인 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 돌기형 게이트를 갖는 반도체 소자의 제조시 공정 단순화를 통해 제조 수율을 향상시키며, 소자의 신뢰성 및 셀 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 고집적 반도체 소자의 디자인 룰이 100nm급 이하로 급격히 감소함에 따라 그에 대응하여 트랜지스터의 채널 길이(Length)와 폭(Width)이 감소되었으며, 접합영역으로의 도핑농도는 증가하여 전계(Electric Field) 증가에 따른 접합 누설 전류가 증가하게 되었다. 이로 인하여, 기존의 플래너(Planer) 채널 구조를 갖는 트랜지스터의 구조로는 고집적 소자에서 요구하는 문턱전압 값을 얻기가 어렵게 되었고, 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다. 이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 게이트의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이러한 노력의 하나로 최근 로직 소자(Logic Device) 분야에서는 3차원 구조의 채널을 갖는 돌기형 게이트(Fin Gate)가 제안된 바 있다. 상기 돌기형 게이트는 활성 영역의 일부를 돌출시키고, 돌출된 활성 영역을 감싸도록 게이트 라인을 형성시킨 구조로서, 이 경우, 유효 채널 폭이 증가하여 채널을 통한 전류구동(Current Drive) 특성이 향상되고, 문턱전압 마진이 개선된다.
이하에서는, 첨부된 도면들을 참조하여 종래기술에 따른 돌기형 게이트를 갖는 반도체 소자의 구조를 설명하도록 한다. 도 1은 반도체 소자의 평면도로서, 도면부호 11은 활성 영역을, 12는 소자분리 영역을, 13은 게이트라인을 각각 나타낸다.
도 2a는 도 1의 A－A´선에 따른 단면도로서, 이를 참조하면, 종래의 돌기형 게이트를 갖는 반도체 소자는 소자분리막(22)에 의해 한정된 기판(21) 활성 영역의 일부, 게이트 형성 영역의 중앙부가 돌출되어 핀 패턴(23)이 형성되고, 상기 활성 영역의 핀 패턴(23)을 감싸도록 기판(21) 상에 돌기형 게이트(26)가 형성된다. 또한, 상기 돌기형 게이트(26)의 양측 활성 영역 내에 소오스/드레인 영역(도시안됨)이 형성된다.
여기서, 미설명된 도면부호 24는 게이트절연막을, 25는 게이트도전막을 각각 나타낸다.
도 2b는 도 1의 B－B´선에 따른 단면도이고, 도 2c는 도 1의 C－C´선에 따른 단면도로서, 이를 참조하면, 활성 영역의 핀 패턴(23)의 돌출부를 포함하는 단면구조(도 2b)와, 미돌출부를 포함하는 단면구조(도 2c)를 확인할 수 있다. 미설명된 도면부호 27은 상기 돌기형 게이트(26) 양측 활성 영역 내에 형성된 소오스/드레인 영역을 나타낸다.
그러나, 반도체 소자의 고집적화에 따라 채널 길이가 점점 감소함에 따라 소오스 영역과 드레인 영역 간의 거리가 매우 가까워지게 되었고, 이 때문에, 전술한 종래기술에 따른 반도체 소자에서는, 상기 소오스 영역과 드레인 영역 간의 원치않는 간섭현상인 딥 펀치-쓰루(Deep Punch-Through)가 유발된다. 이로 인해, 상기 핀 패턴 하단부에서의 게이트의 제어력(Controllability)이 급격히 감소되어 소자의 동작 특성이 열화된다는 문제점이 발생한다.
한편, 상기와 같은 문제점은 소오스/드레인 영역을 활성 영역 식각부의 깊이보다 얕은 깊이로 형성하거나, 또는, 상기 활성 영역 핀 패턴의 높이를 되도록 높여줌으로써 해결할 수 있으나, 상기 방법들은 공정상의 제약으로 실제로 적용하기가 용이하지 않다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 소오스 영역과 드레인 영역 간에 유발되는 딥 펀치-쓰루(Deep Punch-Through)를 억제하여 신뢰성 및 동작 특성을 개선한 돌기형 게이트를 갖는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 돌기형 게이트(Fin Gate)를 갖는 반도체 소자에 있어서, 활성 영역 및 소자분리 영역을 갖는 반도체 기판; 상기 반도체 기판의 소자분리 영역에 형성된 소자분리막; 상기 소자분리막에 의해 한정된 기판 활성 영역 상에 형성된 돌기형 게이트; 및 상기 돌기형 게이트 양측의 기판 표면내에 형성된 제1접합영역과 제2접합영역;을 포함하며, 상기 제1접합영역은 하단부가 격리된 것을 특징으로 한다.
여기서, 상기 제1접합영역은 소오스 영역이다.
상기 소오스 영역은 소자분리막이 돌기형 게이트와 접하도록 형성되는 것에 의해 그 하단부가 격리된다.
상기 제1접합영역은 드레인 영역이다.
상기 드레인 영역은 그 하단부에 산화막이 형성되는 것에 의해 격리된다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 돌기형 게이트(Fin Gate)를 갖는 반도체 소자에 있어서, 활성 영역 및 소자분리 영역을 갖는 반도체 기판; 상기 반도체 기판의 소자분리 영역에 형성된 소자분리막; 상기 소자분리막에 의해 한정된 기판 활성 영역 상에 형성된 돌기형 게이트; 및 상기 돌기형 게이트 양측의 기판 표면내에 형성된 소오스 영역과 드레인 영역;을 포함하며, 상기 소오스 영역은 소자분리막이 돌기형 게이트와 접하도록 형성되는 것에 의해 그 하단부가 격리된 것을 특징으로 한다.
여기서, 상기 소자분리막은 반도체 기판의 소자분리 영역으로부터 활성 영역의 소오스 예정 영역으로 연장되어 형성된다.
게다가, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 돌기형 게이트(Fin Gate)를 갖는 반도체 소자에 있어서, 활성 영역 및 소자분리 영역을 갖는 반도체 기판; 상기 반도체 기판의 소자분리 영역에 형성된 소자분리막; 상기 소자분리막에 의해 한정된 기판 활성 영역 상에 형성된 돌기형 게이트; 및 상기 돌 기형 게이트 양측의 기판 표면내에 형성된 소오스 영역과 드레인 영역;을 포함하며, 상기 드레인 영역은 그 하단부에 산화막이 형성되는 것에 의해 격리된 것을 특징으로 한다.
여기서, 상기 산화막은 상기 드레인 영역의 하부에만 부분적으로 형성된다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명은, 활성 영역 및 소자분리 영역을 갖는 반도체 기판을 제공하는 단계; 상기 기판의 소자분리 영역을 식각하여 제1폭을 갖는 제1홈을 형성하는 단계; 상기 제1홈의 저면을 식각하여 상기 제1홈의 하부에 제1홈보다 넓은 제2폭을 가지면서 상기 소자분리 영역으로부터 활성 영역의 소오스 예정 영역으로 연장된 제2홈을 형성하는 단계; 상기 제1홈 및 제2홈 내에 절연막을 매립하여 소자분리막을 형성하는 단계; 상기 기판 활성 영역의 일부를 식각하여 게이트가 형성될 활성 영역 부분의 중앙에 채널 길이 방향을 따라 배치되는 핀 패턴을 형성하는 단계; 상기 핀 패턴 상에 돌기형 게이트를 형성하는 단계; 및 상기 돌기형 게이트 일측의 기판 활성 영역 내에 소자분리막에 의해 그 하단부가 격리되는 소오스 영역을 형성함과 아울러 상기 돌기형 게이트 타측의 활성 영역 내에 드레인 영역을 형성하는 단계;를 포함한다.
여기서, 상기 제1홈은 상기 핀 패턴의 깊이와 같은 깊이로 형성한다.
상기 제1홈의 저면을 식각하여 제1홈보다 넓은 제2폭을 갖는 제2홈을 형성하는 단계는, 상기 제1홈의 양측벽에 스페이서막을 형성하는 단계; 상기 스페이서막으로 인하여 노출된 제1홈의 저면을 식각하는 단계; 및 상기 스페이서막을 제거하는 단계;를 포함한다.
게다가, 상기와 같은 목적을 달성하기 위한 본 발명은, 활성 영역 및 소자분리 영역을 갖는 반도체 기판을 제공하는 단계; 상기 기판의 소자분리 영역에 소자분리막을 형성하는 단계; 상기 기판 활성 영역의 일부를 식각하여 게이트가 형성될 활성 영역 부분의 중앙에 채널 길이 방향을 따라 배치되는 핀 패턴을 형성하는 단계; 상기 기판의 드레인 예정 영역 하부에 산화막을 형성하는 단계; 상기 핀 패턴 상에 돌기형 게이트를 형성하는 단계; 및 상기 돌기형 게이트 일측의 기판 활성 영역 내에 소오스 영역을 형성함과 아울러 돌기형 게이트 타측의 기판 활성 영역 내에 상기 산화막에 의해 그 하단부가 격리되는 드레인 영역을 형성하는 단계;를 포함한다.
여기서, 상기 기판의 드레인 예정 영역 하부에 산화막을 형성하는 단계는, 상기 핀 패턴이 형성된 기판의 드레인 예정 영역 부분에 산소 이온주입을 수행하는 단계; 및 상기 산소 이온주입된 기판을 어닐링하여 상기 드레인 예정 영역의 하부에 산화막을 형성하는 단계;를 포함한다.
상기 산소 이온주입은 C-할로우 마스크를 사용하여 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 돌기형 게이트를 갖는 반도체 소자의 제조시 소자분리막을 소오스 예정 영역 하부로 연장하여 형성하거나, 또는, 드레인 예정 영역 하부에 산화막을 형성한다.
이렇게 하면, 상기 소오스 영역, 또는, 드레인 영역의 하단부가 격리되어 인접한 소오스 영역과 드레인 영역 간의 딥 펀치-쓰루(Deep Punch-Through)를 차단할 수 있으며, 이를 통해, 소자의 신뢰성 및 동작 특성을 개선할 수 있다.
자세하게, 도 3a 내지 도 3f는 도 1의 C－C´선에 대응하며, 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 증착한다. 이어서, 상기 패드질화막(33) 상에 기판(31)의 소자분리 영역을 노출시키는 마스크패턴(도시안됨)을 형성한 다음, 상기 마스크패턴에 의해 노출된 패드질화막(33)을 식각한다. 연이어, 상기 마스크패턴을 제거한 후, 식각된 패드질화막(33)을 식각마스크로 이용하여 상기 패드산화막(32)을 식각하여 기판(31)의 소자분리 영역을 노출시킨다.
도 3b를 참조하면, 상기 패드질화막과 패드산화막에 의해 노출된 기판(31) 부분을 식각하여 제1홈(H1)을 형성한다. 상기 제1홈(H1)은 이후, 진행되는 핀 패턴의 형성시 활성 영역이 식각되는 깊이와 같은 깊이로 형성한다. 계속해서, 상기 제1홈(H1)을 포함한 기판(31) 표면 상에 산화막 재질의 스페이서막(34)을 형성한다.
도 3c를 참조하면, 상기 제1홈(H1)의 양측벽에만 스페이서막(34)이 잔류되도록 상기 기판(31)을 에치백(Etch Back)한 다음, 상기 에치백을 통해 노출된 제1홈(H1)의 저면을 등방성 식각하여 제1홈(H1) 보다 넓은 폭을 갖는 제2홈(H2)을 형성한다.
도 3d를 참조하면, 상기 스페이서막을 제거한 다음, 상기 제1홈(H1)과 제2홈(H2) 내에 측벽산화막(35)을 형성한다. 이어서, 상기 측벽산화막(35) 상에 선형질화막(도시안됨) 및 선형산화막(도시안됨)을 차례로 형성한다.
다음으로, 상기 제1홈(H1)과 제2홈(H2) 내에 상기 홈들(H1,H2)을 매립하도록 절연막을 증착하며, 상기 절연막을 CMP(Chemical Mechanical Polishing)하여 활성 영역을 한정하는 소자분리막(36)을 형성한다. 이로써, 반도체 기판(31)의 소자분리 영역으로부터 활성 영역의 소오스 예정 영역으로 연장된 형태의 소자분리막(36)이 형성된다.
도 3e를 참조하면, 상기 소자분리막(36)이 형성된 기판(31) 활성 영역의 일부를 상기 제1홈(H1)의 깊이만큼 식각하여, 게이트가 형성될 활성 영역 부분의 중앙에 채널 길이 방향을 따라 배치되는 핀 패턴(도시안됨)을 형성한다. 이어서, 상기 핀 패턴을 포함한 기판(31) 결과물 상에 산화막 재질의 게이트절연막(37)을 증착한다.
도 3f를 참조하면, 상기 게이트절연막(37) 상에 게이트도전막(38)을 형성하며, 상기 게이트도전막(38)은 통상 폴리실리콘막으로 형성한다. 이어서, 상기 게이트도전막(38)과 게이트절연막(37)을 차례로 식각하여 핀 패턴이 형성된 기판(31) 활성 영역과 소자분리막(36) 상에 돌기형 게이트(39)를 형성한다. 상기 돌기형 게이트(39)의 일측 모서리는 상기 제2홈(H2)의 타측 모서리와 접하도록 형성한다.
계속해서, 상기 돌기형 게이트(39) 일측의 기판(31) 활성 영역 내에 소자분리막(36)과 돌기형 게이트(39)에 의해 그 하단부가 격리되는 소오스 영역(40a)을 형성함과 아울러 상기 돌기형 게이트(39) 타측의 활성 영역 내에 드레인 영역(40b)을 형성한다.
여기서, 상기 소자분리막과 돌기형 게이트에 의해 그 하단부가 격리된 소오스 영역을 형성함으로써 상기 소오스 영역과 드레인 영역 간의 딥 펀치-쓰루(Deep Punch-Through)를 방지할 수 있으며, 게이트 제어력(Controllability)을 개선하여 소자의 신뢰성 및 셀 특성을 효과적으로 개선할 수 있다. 또한, 상기와 같은 효과를 얻기 위하여 소오스/드레인 영역의 형성 깊이와 상기 핀 패턴의 높이에 대한 제약조건이 필요하지 않으므로 공정의 단순화를 이룰 수 있으며, 이를 통해, 제조 수율을 향상시킬 수 있다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 본 발명의 일실시예에 따른 반도체 소자를 제조한다.
한편, 전술한 본 발명의 일실시예에서는 상기 소자분리막을 기판의 소자분리 영역으로부터 활성 영역의 소오스 예정 영역으로 연장하여 형성함으로써 소오스 영역과 드레인 영역 간의 딥 펀치-쓰루를 방지하였지만, 본 발명은 그에 한정되는 것은 아니며, 본 발명의 다른 실시예에서는 상기 드레인 영역의 하단부에 산화막을 형성함으로써 본 발명의 일실시예와 동일한 효과를 얻을 수 있다.
자세하게, 도 4a 내지 도 4e는 도 1의 C－C´선에 대응하며, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 4a를 참조하면, 활성 영역 및 소자분리 영역을 갖는 반도체 기판(51) 상 에 패드산화막(52)과 패드질화막(53)을 차례로 증착한다. 이어서, 상기 패드질화막(53) 상에 기판(51)의 소자분리 영역을 노출시키는 마스크패턴(도시안됨)을 형성한 다음, 상기 마스크패턴에 의해 노출된 패드질화막(53)을 식각한다. 그다음, 상기 마스크패턴을 제거하며, 상기 식각된 패드질화막(53)을 식각마스크로 이용하여 상기 패드산화막(52)을 식각하여 기판(51)의 소자분리 영역을 노출시킨다.
도 4b를 참조하면, 상기 패드질화막과 패드산화막에 의해 노출된 기판(51) 부분을 식각하여 트렌치(T)를 형성한다. 계속해서, 상기 트렌치(T)를 포함한 기판(51) 전면 상에 측벽산화막(54)을 형성한 다음, 상기 측벽산화막(54) 상에 선형질화막(도시안됨) 및 선형산화막(도시안됨)을 차례로 형성한다. 이어서, 상기 트렌치(T) 내에 트렌치(T)를 매립하도록 절연막을 증착하며, 상기 절연막을 CMP(Chemical Mechanical Polishing)하여 활성 영역을 한정하는 소자분리막(55)을 형성한다.
도 4c를 참조하면, 상기 소자분리막(55)에 의해 한정된 기판(51) 활성 영역의 일부를 식각하여, 게이트가 형성될 활성 영역 부분의 중앙에 채널 길이 방향을 따라 배치되는 핀 패턴(도시안됨)을 형성한다. 이어서, 상기 핀 패턴을 포함한 기판(51) 결과물 상에 산화막 재질의 게이트절연막(56)을 증착한다.
도 4d를 참조하면, 상기 게이트절연막(56) 상에 기판(51)의 드레인 예정 영역을 노출시키는 마스크패턴(57)을 형성한 다음, 상기 마스크패턴(57)에 의해 노출된 기판(51) 내에 C-할로우 마스크를 사용하여 산소 이온주입을 수행한다. 계속해서, 상기 산소 이온주입된 기판(51)을 어닐링(Anealing) 하여 상기 드레인 예정 영 역에 산화막(58)을 형성한다. 상기 산화막(58)을 형성함으로써 상기 드레인 예정 영역에서는 부분적으로 SOI(Silicon On Insulator) 기판 구조가 형성된다.
도 4e를 참조하면, 상기 마스크패턴을 제거한 다음, 상기 산화막(58)이 형성된 기판(51)의 게이트절연막(56) 상에 게이트도전막(59)을 증착하며, 상기 게이트도전막(59)은 통상 폴리실리콘막으로 형성한다. 이어서, 상기 게이트도전막(59)과 게이트절연막(56)을 차례로 식각하여, 핀 패턴이 형성된 기판(51)의 활성 영역과 소자분리막(55) 상에 돌기형 게이트(60)를 형성한다. 다음으로, 상기 돌기형 게이트(60) 일측의 기판(51) 활성 영역 내에 소오스 영역(61a)을 형성함과 아울러, 상기 돌기형 게이트(60) 타측의 기판(51) 활성 영역 내에 상기 산화막(58)에 의해 그 하단부가 격리되는 드레인 영역(61b)을 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 본 발명의 다른 실시예에 따른 반도체 소자를 제조한다.
여기서, 전술한 본 발명의 다른 실시예에서는 상기 산화막에 의해 그 하단부가 격리된 드레인 영역을 형성함으로써 상기 소오스 영역과 드레인 영역 간의 딥 펀치(Deep Punch)를 방지할 수 있으며, 게이트 제어력(Controllability)을 개선할 수 있다. 또한, 상기와 같은 효과를 얻기 위하여 소오스/드레인 영역의 형성 깊이와 상기 핀 패턴의 높이에 대한 제약조건이 필요하지 않으므로 공정의 단순화를 이룰 수 있으며, 이를 통해, 제조 수율을 향상시키며, 소자의 신뢰성 및 셀 특성을 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 소오스 영역, 또는, 드레인 영역의 하부를 격리시킴으로써 상기 소오스 영역과 드레인 영역 간의 딥 펀치-쓰루(Deep Punch-Through)를 방지할 수 있으며, 이를 통해, 게이트 제어력(Controllability)을 개선하여 소자의 신뢰성 및 동작 특성을 효과적으로 개선할 수 있다.
또한, 본 발명은 상기 딥 펀치-쓰루를 방지하기 위해 소오스/드레인 영역의 형성 깊이와 상기 핀 패턴의 높이를 조절할 필요가 없으므로 공정의 단순화를 이룰 수 있으며, 이를 통해, 제조 수율을 향상시킬 수 있다.

Claims (15)

  1. 돌기형 게이트(Fin Gate)를 갖는 반도체 소자에 있어서,
    활성 영역 및 소자분리 영역을 갖는 반도체 기판;
    상기 반도체 기판의 소자분리 영역에 형성된 소자분리막;
    상기 소자분리막에 의해 한정된 기판 활성 영역 상에 형성된 돌기형 게이트; 및
    상기 돌기형 게이트 양측의 기판 표면내에 형성된 제1접합영역과 제2접합영역;을 포함하며,
    상기 제1접합영역은 하단부가 격리된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1접합영역은 소오스 영역인 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 소오스 영역은 소자분리막이 돌기형 게이트와 접하도록 형성되는 것에 의해 그 하단부가 격리된 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1접합영역은 드레인 영역인 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 드레인 영역은 그 하단부에 산화막이 형성되는 것에 의해 격리된 것을 특징으로 하는 반도체 소자.
  6. 돌기형 게이트(Fin Gate)를 갖는 반도체 소자에 있어서,
    활성 영역 및 소자분리 영역을 갖는 반도체 기판;
    상기 반도체 기판의 소자분리 영역에 형성된 소자분리막;
    상기 소자분리막에 의해 한정된 기판 활성 영역 상에 형성된 돌기형 게이트; 및
    상기 돌기형 게이트 양측의 기판 표면내에 형성된 소오스 영역과 드레인 영역;을 포함하며,
    상기 소오스 영역은 소자분리막이 돌기형 게이트와 접하도록 형성되는 것에 의해 그 하단부가 격리된 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 소자분리막은 반도체 기판의 소자분리 영역으로부터 활성 영역의 소오스 예정 영역으로 연장되어 형성된 것을 특징으로 하는 반도체 소자.
  8. 돌기형 게이트(Fin Gate)를 갖는 반도체 소자에 있어서,
    활성 영역 및 소자분리 영역을 갖는 반도체 기판;
    상기 반도체 기판의 소자분리 영역에 형성된 소자분리막;
    상기 소자분리막에 의해 한정된 기판 활성 영역 상에 형성된 돌기형 게이트; 및
    상기 돌기형 게이트 양측의 기판 표면내에 형성된 소오스 영역과 드레인 영역;을 포함하며,
    상기 드레인 영역은 그 하단부에 산화막이 형성되는 것에 의해 격리된 것을 특징으로 하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 산화막은 상기 드레인 영역의 하부에만 부분적으로 형성된 것을 특징으로 하는 반도체 소자.
  10. 활성 영역 및 소자분리 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 기판의 소자분리 영역을 식각하여 제1폭을 갖는 제1홈을 형성하는 단계;
    상기 제1홈의 저면을 식각하여 상기 제1홈의 하부에 제1홈보다 넓은 제2폭을 가지면서 상기 소자분리 영역으로부터 활성 영역의 소오스 예정 영역으로 연장된 제2홈을 형성하는 단계;
    상기 제1홈 및 제2홈 내에 절연막을 매립하여 소자분리막을 형성하는 단계;
    상기 기판 활성 영역의 일부를 식각하여 게이트가 형성될 활성 영역 부분의 중앙에 채널 길이 방향을 따라 배치되는 핀 패턴을 형성하는 단계;
    상기 핀 패턴 상에 돌기형 게이트를 형성하는 단계; 및
    상기 돌기형 게이트 일측의 기판 활성 영역 내에 소자분리막에 의해 그 하단부가 격리되는 소오스 영역을 형성함과 아울러 상기 돌기형 게이트 타측의 활성 영역 내에 드레인 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제1홈은 상기 핀 패턴의 깊이와 같은 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 제1홈의 저면을 식각하여 제1홈보다 넓은 제2폭을 갖는 제2홈을 형성하는 단계는,
    상기 제1홈의 양측벽에 스페이서막을 형성하는 단계;
    상기 스페이서막으로 인하여 노출된 제1홈의 저면을 식각하는 단계; 및
    상기 스페이서막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 활성 영역 및 소자분리 영역을 갖는 반도체 기판을 제공하는 단계;
    상기 기판의 소자분리 영역에 소자분리막을 형성하는 단계;
    상기 기판 활성 영역의 일부를 식각하여 게이트가 형성될 활성 영역 부분의 중앙에 채널 길이 방향을 따라 배치되는 핀 패턴을 형성하는 단계;
    상기 기판의 드레인 예정 영역 하부에 산화막을 형성하는 단계;
    상기 핀 패턴 상에 돌기형 게이트를 형성하는 단계; 및
    상기 돌기형 게이트 일측의 기판 활성 영역 내에 소오스 영역을 형성함과 아울러 돌기형 게이트 타측의 기판 활성 영역 내에 상기 산화막에 의해 그 하단부가 격리되는 드레인 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 기판의 드레인 예정 영역 하부에 산화막을 형성하는 단계는,
    상기 핀 패턴이 형성된 기판의 드레인 예정 영역 부분에 산소 이온주입을 수행하는 단계;
    상기 산소 이온주입된 기판을 어닐링하여 상기 드레인 예정 영역의 하부에 산화막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 산소 이온주입은 C-할로우 마스크를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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