KR102202818B1 - 킹크 효과를 감소시키기 위한 트랜지스터 레이아웃 - Google Patents

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Abstract

일부 실시예들에서, 본 발명개시는 인접한 격리 구조물에서의 디봇들에 의해 야기된 성능 저하(예를 들어, 킹크 효과)에 대한 트랜지스터 디바이스의 감수성을 감소시키도록 구성된 형상을 갖는 활성 영역 내의 트랜지스터 디바이스에 관한 것이다. 트랜지스터 디바이스는 기판의 윗면 내에 트렌치를 규정하는 내면을 포함하는 기판을 갖는다. 하나 이상의 유전체 물질이 트렌치 내에 배열된다. 하나 이상의 유전체 물질은 기판의 윗면을 노출시키는 개구를 규정한다. 개구는 기판 내의 소스 영역 위에 있는 소스 개구, 기판 내의 드레인 영역 위에 있는 드레인 개구, 및 소스 개구와 드레인 개구 사이의 채널 개구를 갖는다. 소스 개구와 드레인 개구는 채널 개구보다 더 작은 폭을 갖는다. 게이트 구조물은 소스 및 드레인 영역들 사이의 개구 위로 연장된다.

Description

킹크 효과를 감소시키기 위한 트랜지스터 레이아웃{TRANSISTOR LAYOUT TO REDUCE KINK EFFECT}
본 출원은 2017년 11월 14일에 출원된 미국 가특허 출원 제62/585,636호의 우선권을 청구하며, 이 가특허 출원의 내용은 그 전체가 참조로서 본 명세서 내에서 원용된다.
오늘날의 집적 칩은 반도체 기판(예를 들어, 실리콘 기판) 상에 형성된 수백만개 또는 수십억개의 반도체 디바이스들을 포함한다. 집적 칩의 기능을 개선시키기 위해, 반도체 산업은 작고 밀집된 디바이스들을 갖는 집적 칩을 제공하기 위해 반도체 디바이스들의 치수를 지속적으로 감소시켜 왔다. 작고 밀집된 디바이스들을 갖는 집적 칩을 형성함으로써, 반도체 디바이스들의 속도가 증가하고 반도체 디바이스들의 전력 소모가 감소된다.
일부 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은, 기판의 윗면 내에서 트렌치를 규정하는 내면들을 갖는 기판; 트렌치 내에서 하나 이상의 유전체 물질을 포함하고, 기판의 윗면을 노출시키는 개구를 규정하는 측벽들을 갖는 격리 구조물 - 상기 개구는 제1 폭을 갖는 소스 개구, 제2 폭을 갖는 드레인 개구, 및 제1 폭과 제2 폭보다 큰 제3 폭을 갖는 채널 개구를 가짐 -; 소스 개구 내의 기판 내에 배치된 소스 영역; 드레인 개구 내의 기판 내에 배치된 드레인 영역; 및 소스 영역과 드레인 영역 사이의 위치에서 개구 위로 연장된 게이트 구조물을 포함한다. 일부 실시예들에서, 격리 구조물은 개구에 근접한 격리 구조물의 가장자리를 따라 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇을 규정하는 표면들을 갖는다. 일부 실시예들에서, 소스 영역은 제1 방향을 따라 드레인 영역으로부터 분리되고; 하나 이상의 디봇 중 제1 디봇은 제1 방향을 따라 격리 구조물 내에서 연장되는 제1 세그먼트, 및 제1 방향에 수직인 제2 방향을 따라 격리 구조물 내에서 연장되는 제2 세그먼트를 포함하며; 소스 개구와 드레인 개구 사이의 경계를 따라 연장되는 라인은 제2 세그먼트와 교차한다. 일부 실시예들에서, 제1 폭과 제3 폭 간의 차이는 하나 이상의 디봇 중 제1 디봇의 폭의 두 배보다 크거나 또는 대략 이와 동일하다. 일부 실시예들에서, 게이트 구조물은 소스 영역과 드레인 영역 사이의 기판 내에서 연장되는 채널 영역을 생성하도록 구성되고; 채널 영역의 대향 가장자리들은 격리 구조물로부터 비제로 거리만큼 분리된다. 일부 실시예들에서, 채널 개구는 소스 개구와 드레인 개구를 지나 반대 방향들로 연장된다. 일부 실시예들에서, 집적 칩은 게이트 구조물의 외부 측벽들을 따라 배열된 측벽 스페이서를 더 포함하고, 개구는 측벽 스페이서 바로 아래의 위치에서 제1 폭과 제3 폭 사이에서 천이한다. 일부 실시예들에서, 게이트 구조물은 제1 방향을 따라 그리고 제1 방향에 수직인 제2 방향을 따라 채널 개구에 걸쳐 있다. 일부 실시예들에서, 소스 영역은 제1 비제로 거리만큼 채널 개구로부터 분리되고, 드레인 영역은 제2 비제로 거리만큼 채널 개구로부터 분리된다. 일부 실시예들에서, 개구는 소스 영역과 드레인 영역을 양분하는 라인을 중심으로 실질적으로 대칭적이다. 일부 실시예들에서, 제1 폭은 제2 폭과 실질적으로 같다. 일부 실시예들에서, 개구는 게이트 구조물 바로 아래의 위치에서 제1 폭과 제3 폭 사이에서 천이한다.
다른 실시예들에서, 본 발명개시는 집적 칩에 관한 것이다. 집적 칩은, 기판 내에 배열되고 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇들을 규정하는 표면들을 갖는 격리 구조물 - 상기 격리 구조물은 기판을 노출시키는 개구를 규정함 -; 개구 내에 배치된 소스 영역; 개구 내에 배치되고 제1 방향을 따라 소스 영역으로부터 분리된 드레인 영역 - 상기 개구는 제1 방향에 수직인 제2 방향을 따라 소스 영역의 대향 측면들을 지나 연장됨 -; 및 제2 방향을 따라 개구 위로 연장된 게이트 구조물을 포함한다. 일부 실시예들에서, 하나 이상의 디봇 중 제1 디봇은 제1 방향을 따라 격리 구조물 내에서 연장되는 제1 세그먼트, 및 제2 방향을 따라 격리 구조물 내에서 연장되는 제2 세그먼트를 포함하며; 소스 개구와 드레인 개구 사이의 경계를 따라 연장되는 라인은 제2 세그먼트와 교차한다. 일부 실시예들에서, 게이트 구조물은 소스 영역과 드레인 영역 사이의 기판 내에서 연장되는 채널 영역을 생성하도록 구성되고; 채널 영역의 대향 가장자리들은 격리 구조물로부터 비제로 거리만큼 분리된다. 일부 실시예들에서, 개구는, 소스 영역 위에 있고 격리 구조물의 제1 측벽 쌍에 의해 규정된 제1 폭을 갖는 소스 개구; 드레인 영역 위에 있고 격리 구조물의 제2 측벽 쌍에 의해 규정된 제2 폭을 갖는 드레인 개구; 및 소스 개구와 드레인 개구 사이에 있고 격리 구조물의 제3 측벽 쌍에 의해 규정된 제3 폭을 갖는 채널 개구를 포함하며, 제3 폭은 제2 폭 및 제1 폭보다 크다. 일부 실시예들에서, 집적 칩은 게이트 구조물의 외부 측벽들을 따라 배열된 측벽 스페이서를 더 포함하고, 개구는 측벽 스페이서 바로 아래의 위치에서 제1 폭과 제3 폭 사이에서 천이한다.
또다른 실시예들에서, 본 발명개시는 집적 칩을 형성하는 방법에 관한 것이다. 본 방법은, 기판 내에 격리 구조물을 형성하는 단계 - 상기 격리 구조물은, 소스 개구, 드레인 개구, 및 채널 개구를 규정하고, 상기 채널 개구는, 제1 방향을 따라 소스 개구와 드레인 개구 사이에 배열되고 제1 방향에 수직인 제2 방향을 따라 소스 개구와 드레인 개구를 지나 연장됨 -; 채널 개구 위에 게이트 구조물을 형성하는 단계; 및 소스 개구 내에 소스 영역을 형성하고 드레인 개구 내에 드레인 영역을 형성하기 위해 주입 공정을 수행하는 단계를 포함하며, 소스 영역과 드레인 영역은 채널 개구를 규정하는 격리 구조물의 측벽들로부터 제2 방향으로 따라 비제로 거리만큼 후퇴되어 있다. 일부 실시예들에서, 격리 구조물은 개구에 근접한 격리 구조물의 가장자리를 따라 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇을 규정하는 표면들을 갖는다. 일부 실시예들에서, 게이트 구조물은 소스 영역과 드레인 영역 사이의 기판 내에서 연장되는 채널 영역을 생성하도록 구성되고; 채널 영역의 대향 가장자리들은 격리 구조물로부터 비제로 거리만큼 분리된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a와 도 1b는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내의 트랜지스터 디바이스를 포함하는 집적 칩의 일부 실시예들을 도시한다.
도 2a와 도 2b는 개시된 형상을 갖는 활성 영역을 구비한 트랜지스터 디바이스의 예시적인 성능 파라미터들의 일부 실시예들을 보여주는 그래프들을 도시한다.
도 3a 내지 도 3d는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내의 트랜지스터 디바이스를 포함하는 집적 칩의 일부 추가적인 실시예들을 도시한다.
도 4는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내의 트랜지스터 디바이스를 포함하는 집적 칩의 일부 대안적인 실시예들을 보여주는 평면도를 도시한다.
도 5a 및 도 5b는 상이한 게이트 유전체 두께를 갖는 상이한 영역들을 구비한 집적 칩의 일부 추가적인 실시예들을 도시한다.
도 6a 내지 도 11b는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내에 배열된 트랜지스터 디바이스를 포함하는 집적 칩을 형성하는 방법에 대응하는 단면도들과 평면도들의 일부 실시예들을 도시한다.
도 12는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내에 배열된 트랜지스터 디바이스를 포함하는 집적 칩을 형성하는 방법의 일부 실시예들의 흐름도를 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
집적 칩에서, 활성 디바이스(예를 들어, MOSFET 디바이스, 임베디드 메모리 디바이스 등)는 일반적으로 공유 반도체 기판(예를 들어, 실리콘 기판) 상에 배치된다. 그러나, 반도체 물질은 전기 도전성이여서, 누설 전류가 반도체 기판 내에서 서로 근접하여 위치하는 활성 디바이스들 간을 이동할 수 있다. 이러한 누설 전류는 적절히 완화되지 않으면, 인접한 디바이스들 간의 크로스토크(cross-talk)가 집적 칩 고장을 일으킬 수 있다.
누설 전류가 인접한 디바이스들 간을 이동하는 것을 방지하기 위해, 많은 현대의 집적 칩은 얕은 트렌치 격리(shallow trench isolation; STI) 구조물들을 사용한다. 일반적으로, STI 구조물들은, 기판 위에 패드 산화물을 형성하고, 질화물 마스킹층에 따라 패드 산화물을 패터닝하고, 질화물 마스킹층에 따라 기판 내의 트렌치를 에칭하고, 트렌치를 (실리콘 이산화물 또는 실리콘 질화물와 같은) 하나 이상의 유전체 물질로 채우며, 기판 위로부터 과잉의 하나 이상의 유전체 물질을 제거하는 것에 의해 형성된다. STI 형성 공정은 또한 STI 구조물들의 형성 중에 사용되는 질화물 마스킹층 및/또는 패드 산화물을 제거하기 위해 습식 에칭 공정을 사용할 수 있다.
그러나, STI 구조물의 형성 동안, (예를 들어, 질화물 마스킹층 및/또는 패드 산화물을 제거하기 위해 사용되는 습식 에칭 공정으로 인해) STI 구조물의 윗면 내에 디봇(divot)들이 형성될 수 있다. 이러한 디봇들은 인접한 디바이스들의 전기적 거동(예를 들어, 문턱 전압과 서브 문턱 전압 둘 다)에 부정적인 영향을 미쳐서, 디바이스들의 예측할 수 없는 성능을 초래할 수 있다. 예를 들어, 트랜지스터 디바이스의 제조 중에, 도전성 게이트 물질로 STI 구조물 내의 디봇들을 채울 수 있는데, 이는 도전성 게이트 물질이 예리한 가장자리들을 갖게 하여, 트랜지스터 디바이스의 동작 중에 게이트 구조물에 의해 생성된 전기장을 강화시킬 수 있다. 강화된 전기장은 트랜지스터 디바이스의 문턱 전압을 감소시키고, 그 결과로 킹크 효과(예를 들어, 드레인 전류 대 게이트 전압 관계에서의 이중 험프(double hump)에 의해 정의됨)라고 불리우는 문제를 야기한다. 킹크 효과는 (예를 들어, SPICE 곡선 피팅 및/또는 파라미터 추출에서) 모델링하기가 어렵다는 것과 같은, 여러가지 부정적인 결과들을 갖는다.
일부 실시예들에서, 본 발명개시는 인접한 격리 구조물에서의 디봇들에 의해 야기된 성능 저하(예를 들어, 킹크 효과)에 대한 트랜지스터 디바이스의 민감도(susceptibility)를 감소시키도록 구성된 형상을 갖는 활성 영역 내에 배치된 트랜지스터 디바이스, 및 관련 형성 방법에 관한 것이다. 트랜지스터 디바이스는 기판의 윗면 내에 트렌치를 규정하는 내면을 갖는 기판을 포함한다. 하나 이상의 유전체 물질이 트렌치 내에 배열된다. 하나 이상의 유전체 물질은 기판의 윗면을 노출시키는 개구를 규정한다. 개구는 기판 내의 소스 영역 위에 있는 소스 개구, 기판 내의 드레인 영역 위에 있는 드레인 개구, 및 소스 개구와 드레인 개구 사이의 채널 개구를 갖는다. 소스 개구와 드레인 개구는 채널 개구보다 더 작은 폭을 갖는다. 게이트 구조물은 소스 및 드레인 영역들 사이의 위치에서 개구 위로 연장된다. 소스 개구와 드레인 개구는 채널 개구보다 더 작은 폭을 갖기 때문에, 소스 및 드레인 영역들 사이에서 연장되는 결과적인 채널 영역은 격리 구조물의 가장자리들로부터 비제로 거리(non-zero distance)만큼 분리될 것이다. 채널 영역을 격리 구조물의 가장자리들로부터 비제로 거리만큼 분리시킴으로써 격리 구조물 내의 디봇들이 채널 영역에 대해 갖는 영향을 감소시킨다.
도 1a와 도 1b는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내의 트랜지스터 디바이스를 포함하는 집적 칩의 일부 실시예들을 도시한다.
도 1a의 단면도(100)에서 도시된 바와 같이, 집적 칩은 기판(102)을 포함하고, 이 기판(102)은 기판(102)의 윗면(102u)으로부터 기판(102) 내로 연장하는 트렌치(103)를 규정하는 내면을 갖는다. 하나 이상의 유전체 물질을 포함하는 격리 구조물(104)(예를 들어, 얕은 트렌치 격리(STI) 구조물)이 트렌치(103) 내에 배치된다. 격리 구조물(104)은 기판(102)의 윗면(102u)을 노출시키는 개구(106)를 규정하는 측벽을 포함한다. 개구(106)는 활성 영역(즉, 트랜지스터 디바이스가 위치해 있는 기판(102)의 영역)을 규정한다. 격리 구조물(104)은 격리 구조물(104)의 최상면 아래로 리세싱된 하나 이상의 디봇(110)을 규정하는 표면들을 더 포함한다. 하나 이상의 디봇(110)은 개구(106)에 근접한 격리 구조물(104)의 가장자리를 따라 배열된다.
게이트 구조물(112)은 기판(102) 위에 배치되고, 개구(106)를 규정하는 격리 구조물(104)의 대향 측벽을 지나 연장된다. 게이트 구조물(112)은 게이트 유전체(114)에 의해 기판(102)으로부터 분리된 도전성 게이트 물질(116)을 포함한다. 기판(102) 위의 유전체 구조물(118)(예를 들어, 층간 유전체(inter-level dielectric; ILD)층) 내에 도전성 콘택트(120)가 배열된다. 도전성 콘택트(120)는 도전성 게이트 물질(116)로부터 유전체 구조물(118)의 최상부까지 수직으로 연장된다.
도 1b의 평면도(122)에서 도시된 바와 같이, 격리 구조물(104)은 격리 구조물(104)에 의해 규정된 개구(106) 주위에서 연속적으로 연장되고, 하나 이상의 디봇(110)은 개구(106) 주위의 격리 구조물(104) 내에 배열된다. 개구(106)는 채널 개구(106b)에 의해 제1 방향(128)을 따라 드레인 개구(106c)로부터 분리된 소스 개구(106a)를 갖는다. 제2 방향(130)을 따라, 소스 개구(106a)는 제1 폭(WS /D_ 1)을 갖고, 드레인 개구(106c)는 제2 폭(WS /D_ 2)을 가지며, 채널 개구(106b)는 제3 폭(WCH)을 갖는데, 제3 폭(WCH)은 제2 폭(WS /D_2) 및 제1 폭(WS /D_ 1)보다 크다. 일부 실시예들에서, 제1 폭(WS /D_ 1)과 제2 폭(WS /D_ 2)은 실질적으로 동일할 수 있다. 일부 실시예들에서, 제1 폭(WS /D_ 1)과 제3 폭(WCH) 간의 차이는 하나 이상의 디봇(110) 중 제1 디봇의 폭의 두 배보다 크거나 또는 대략 이와 동일하다.
소스 영역(124)은 소스 개구(106a) 내에 배치되고, 드레인 영역(126)은 드레인 개구(106c) 내에 배치된다. 소스 영역(124)과 드레인 영역(126)은 각각 기판(102)의 윗면 내에 배치된 고도핑된 영역들을 포함한다. 일부 실시예들에서, 소스 영역(124)은 제1 폭(WS /D_ 1)과 실질적으로 동일한 폭을 갖고, 드레인 영역(126)은 제2 폭(WS /D_2)과 실질적으로 동일한 폭을 갖는다. 일부 실시예들에서, 채널 개구(106b)는 제2 방향(130)을 따라 소스 영역(124)과 드레인 영역(126)의 대향 측면들을 지나 연장된다. 게이트 구조물(112)은 소스 영역(124)과 드레인 영역(126) 사이의 위치에서 개구(106) 위로 연장된다.
동작 동안, 도전성 게이트 물질(116)은, 소스 영역(124)과 드레인 영역(126) 사이의 기판(102) 내에서 연장하는 채널 영역(125) 내에 도전성 채널을 형성하는 전기장을 생성하도록 구성된다. 소스 영역(124)과 드레인 영역(126)의 폭은 채널 개구(106b)의 제3 폭(WCH)보다 작기 때문에, 채널 영역(125)은 격리 구조물(104) 내의 하나 이상의 디봇(110)으로부터 비제로 거리(ΔW)만큼 분리된 유효 폭(Weff)을 갖는다. 격리 구조물(104) 내의 하나 이상의 디봇(110)으로부터 채널 영역(125)의 유효 폭(Weff)을 비제로 거리(ΔW)만큼 분리시킴으로써, 채널 영역(125)의 가장자리들을 따라 게이트 구조물(112)에 의해 생성된 전기장에 대한 하나 이상의 디봇(110)의 영향을 감소시킨다. 채널 영역(125)에 대한 하나 이상의 디봇(110)의 영향을 감소시킴으로써, 트랜지스터 디바이스의 성능이 개선된다(예를 들어, 게이트 구조물(112)에 의해 생성된 전기장에 대한 하나 이상의 디봇(110)의 영향에 의해 야기되는 드레인 전류에서의 킹크 효과는 감소된다).
도 2a와 도 2b는 도 1a와 도 1b의 트랜지스터 디바이스의 예시적인 성능 파라미터들의 일부 실시예들을 보여주는, 그래프들(200, 204)을 도시한다.
도 2a의 그래프(200)는 활성 영역(x축을 따라 도시됨) 내의 위치의 함수로서의 절대 전기장(y축을 따라 도시됨)을 도시한다. 게이트 구조물(예컨대, 도 1b의 112)에 의해 형성된 채널 영역(예컨대, 도 1b의 125)이 채널 개구(예컨대, 도 1b의 106b)의 폭보다 작은 유효 폭(Weff)을 갖기 때문에, 채널 영역은 대향 측면들 상에서 격리 구조물 내의 하나 이상의 디봇(예컨대, 도 1b의 110)으로부터 비제로 거리(ΔW)만큼 분리되어 있다.
그래프(200)에서 도시된 바와 같이, 비제로 거리(ΔW) 내에서의 절대 전기장은 채널 영역 내에서의 절대 전기장보다 크다. 그러므로, 채널 영역의 유효 폭(Weff)을 격리 구조물로부터 비제로 거리(ΔW)만큼 분리시킴으로써, 하나 이상의 디봇에 의해 야기된 더 높은 절대 전기장이 채널 영역으로부터 분리되고, 채널 영역 상에서의 게이트 구조물에 의해 생성된 절대 전기장(202)에 대한 하나 이상의 디봇의 효과가 감소된다.
도 2b의 그래프(204)는 활성 영역(x축을 따라 도시됨) 내의 위치의 함수로서의 절대 문턱 전압(y축을 따라 도시됨)을 도시한다. 그래프(204)에서 도시된 바와 같이, 채널 영역에 대한 절대 전기장의 효과를 감소시킴으로써, 채널 영역 내에서의 절대 문턱 전압(206)의 변동을 감소시킨다. 예를 들어, 채널 영역이 격리 구조물까지 연장되면, 채널 영역의 가장자리들을 따른 절대 전기장은 연관된 트랜지스터 디바이스의 절대 문턱 전압을 감소시킬 것이다. 그러나, 채널 영역의 유효 폭(Weff)이 채널 개구의 가장자리들로부터 후퇴되어(set back) 있기 때문에, 절대 문턱 전압의 변화는 채널 영역 내에서 완화된다. 채널 영역에서의 절대 문턱 전압의 변화를 완화시키면, 킹크 효과가 감소되어 트랜지스터 디바이스의 성능이 개선된다.
도 3a 내지 도 3d는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내의 트랜지스터 디바이스를 포함하는 집적 칩의 일부 추가적인 실시예들을 도시한다.
도 3a의 평면도(300)에서 도시된 바와 같이, 집적 칩은 소스 영역(124)과 드레인(126)을 갖는 활성 영역 내의 기판(도 3b의 102) 위에 개구(106)를 규정하는 측벽들을 갖는 격리 구조물(104)을 갖는다. 개구(106)는 채널 개구(106b)에 의해 제1 방향(128)을 따라 분리된 소스 개구(106a)와 드레인 개구(106c)를 포함한다. 소스 영역(124)은 소스 개구(106a)의 폭과 실질적으로 동일한 (제2 방향(130)을 따른) 폭을 갖고, 드레인 영역(126)은 드레인 개구(106c)의 폭과 실질적으로 동일한 폭을 갖는다. 일부 실시예들에서, 개구(106)는 소스 영역(124)과 드레인 영역(126)을 양분하는 라인을 중심으로 실질적으로 대칭적이다. 일부 대안적인 실시예들(미도시됨)에서, 개구(106)는 소스 영역(124)과 드레인 영역(126)을 양분하는 라인을 중심으로 대칭적이지 않을 수 있다. 예를 들어, 채널 개구(106b)는 소스 개구(106a)의 제2 측면을 지나가는 것보다 더 큰 거리로 소스 개구(106a)의 반대편 제1 측면을 지나 연장될 수 있다.
게이트 구조물(112)은 제2 방향(130)을 따라 개구(106) 위로 연장된다. 게이트 구조물(112)은 소스 영역(124)과 드레인 영역(126) 사이에 배열된다. 일부 실시예들에서, 측벽 스페이서(302)가 게이트 구조물(112)의 측벽들 밖을 따라 배열될 수 있다. 측벽 스페이서(302)는 하나 이상의 유전체 물질을 포함한다. 예를 들어, 다양한 실시예들에서, 측벽 스페이서(302)는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 질화물, 실리콘 산질화물 등), 탄화물(예, 실리콘 탄화물) 등을 포함할 수 있다. 일부 실시예들에서, 게이트 구조물(112) 및/또는 측벽 스페이서(302)는 제1 비제로 거리(304)만큼 채널 개구(106b)의 대향 측면들을 지나 제1 방향(128)을 따라 연장될 수 있다. 일부 실시예들에서, 소스 영역(124)은 제2 비제로 거리(306)만큼 소스 개구(106a)와 채널 개구(106b) 간의 경계로부터 후퇴되어 있는 반면에, 드레인 영역(126)은 제3 비제로 거리(308)만큼 드레인 개구(106c)와 채널 개구(106b) 간의 경계로부터 후퇴되어 있다.
일부 실시예들에서, 제1 비제로 거리(304)는 제2 비제로 거리(306) 및 제3 비제로 거리(308)보다 크다. 일부 실시예들에서, 소스 영역(124)과 드레인 영역(126)은 측벽 스페이서(302) 아래로 연장될 수 있다. 일부 실시예들에서, 개구(106)는 측벽 스페이서(302) 바로 아래의 위치에서 소스 개구(106a) 내의 제1 폭으로부터 채널 개구(106b) 내의 제2 폭으로 변할 수 있다. 마찬가지로, 개구(106)는 측벽 스페이서(302) 바로 아래의 위치에서 채널 개구(106b) 내의 제2 폭으로부터 드레인 개구(106c) 내의 제3 폭으로 천이할 수 있다. 다른 실시예들(미도시됨)에서, 개구(106)는 게이트 구조물(112) 아래의 위치에서 폭들 간의 천이를 가질 수 있다.
도 3b와 도 3c는 절단 라인 A-A' 및 B-B'를 따른 집적 칩의 단면도들(310, 314)을 도시한다. 도 3b의 단면도(310)에서 도시된 바와 같이, 절단 라인 A-A'를 따라, 개구(106)는 소스 영역(124)과 드레인 영역(126) 사이의 채널 영역의 유효 폭(Weff)과 실질적으로 동일한 제1 폭을 갖는다. 도 3c의 단면도(314)에서 도시된 바와 같이, 절단 라인 B-B'을 따라, 개구(106)는 Weff + 2ΔW의 제2 폭을 갖는데, 이것은 비제로 거리(ΔW)의 두 배(즉, 2ΔW)와 동일한 거리만큼 제1 폭보다 크다.
일부 실시예들에서, 비제로 거리(ΔW)의 크기는 유효 폭(Weff)의 크기의 약 2% 내지 약 10%의 범위 내에 있을 수 있다. 예를 들어, 일부 실시예들에서, 비제로 거리(ΔW)는 약 10㎚와 약 1,000㎚ 사이의 크기를 가질 수 있는 반면에, 유효 폭(Weff)은 약 100㎚와 약 50,000㎚ 사이의 크기를 가질 수 있다. 비제로 거리(ΔW)를 유효 폭(Weff)의 약 2%보다 크게 하는 것은 하나 이상의 디봇(110)에 의해 야기되는 전기장 변화의 채널 영역에 대한 영향을 감소시키에 충분히 큰 거리를 디봇과 채널 영역 사이에 제공한다. 비제로 거리(ΔW)를 유효 폭(Weff)의 10%보다 작게 하는 것은 트랜지스터 디바이스의 풋프린트가 비용 효율적이도록 충분히 작아지게 한다.
일부 실시예들에서, 웰 영역(312)은 개구(106) 아래에서 기판(102) 내에 배치될 수 있다. 웰 영역(312)은 기판(102)의 도핑 유형과는 상이한 도핑 유형을 갖는다. 예를 들어, 트랜지스터 디바이스가 NMOS 트랜지스터인 일부 실시예들에서, 기판(102)은 n형 도핑을 가질 수 있고, 웰 영역(312)은 p형 도핑을 가질 수 있으며, 소스 영역(124)과 드레인 영역(126)은 n형 도핑을 가질 수 있다. 트랜지스터 디바이스가 PMOS 트랜지스터인 다른 실시예들에서, 기판(102)은 n형 도핑을 가질 수 있고, 웰 영역(312)은 n형 도핑을 가질 수 있으며, 소스 영역(124)과 드레인 영역(126)은 p형 도핑을 가질 수 있다.
유전체 구조물(118)(예를 들어, 층간 유전체(ILD)층)이 기판(102) 위에 배열된다. 일부 실시예들에서, 유전체 구조물(118)은 BPSG(borophosphosilicate glass), BSG(borosilicate glass), PSG(phosphosilicate glass) 등을 포함할 수 있다. 도전성 콘택트(120)는 유전체 구조물(118)을 관통하여 수직으로 도전성 게이트 물질(116)까지 연장된다. 도전성 콘택트(120)는 텅스텐, 구리, 알루미늄 구리, 또는 일부 다른 도전성 물질을 포함할 수 있다.
도 3d는 도 3a의 절단 라인 C-C'를 따른 집적 칩의 단면도(316)를 도시한다. 단면도(316)에서 도시된 바와 같이, 소스 영역(124)과 드레인 영역(126)은 도전성 게이트 물질(116)의 양측에 있는 웰 영역(312) 내에 배열된다.
채널 영역(125)은 길이(L)를 갖는다. 일부 실시예들에서, 채널 영역(125)의 길이(L)는 게이트 구조물(112)의 폭과 대략 동일하다. 다른 실시예들에서, 채널 영역(125)의 길이(L)는 게이트 구조물(112)의 폭보다 작다. 일부 실시예들에서, 소스 및 드레인 연장 영역(318)은 소스 영역(124)과 드레인 영역(126)으로부터 측벽 스페이서(302) 및/또는 도전성 게이트 물질(116) 아래까지 외향 돌출될 수 있다. 이러한 실시예들에서, 채널 영역(125)은 소스 및 드레인 연장 영역(318) 사이에서 연장된다. 일부 실시예들에서, 실리사이드층(320)이 소스 영역(124)과 드레인 영역(126) 상에 배열될 수 있다. 일부 실시예들에서, 실리사이드층(320)은 니켈 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 3a는 직사각형 형상의 소스, 드레인, 및 채널 개구를 갖는 개구(106)를 도시하지만, 개구는, 개구를 규정하는 격리 구조물의 측면들로부터 후퇴되어 있는 채널 영역을 형성하는 대안적인 형상을 가질 수 있다. 예를 들어, 도 4는 디바이스 성능을 개선시키도록 구성된 격리 구조물들과 함께 트랜지스터 디바이스를 갖는 집적 칩(400)의 일부 대안적인 실시예들을 보여주는 평면도를 도시한다.
집적 칩(400)은 기판(102)을 노출시키는 개구(402)를 규정하는 격리 구조물(104)을 포함한다. 격리 구조물(104)에 의해 규정된 개구(402)는 소스 개구(402a) 내의 소스 영역(124)과 드레인 개구(402c) 내의 드레인 영역(126)을 갖는다. 소스 개구(402a)와 드레인 개구(402c)는 채널 개구(402b)에 의해 분리된다. 채널 개구(402b)는 제1 폭(WS /D)에서부터 제2 폭(WCH)까지 점진적으로 변하는 폭을 갖는다. 일부 실시예들에서, 격리 구조물(104)은, 채널 개구(402b)를 규정하고 선형적으로 채널 개구(402b)의 폭을 점진적으로 증가시키는 기울어진 측벽들을 갖는다. 선형적으로 채널 개구(402b)의 폭을 점진적으로 증가시는 것은 정렬 오차에도 불구하고 채널 영역과 하나 이상의 디봇(110) 사이의 거리를 비교적 크게 유지할 수 있다. 예를 들어, 게이트 구조물(112)이 제1 방향(128)을 따라 오정렬된 경우, 제2 방향(130)을 따른 소스 영역(124) 또는 드레인 영역(126)의 크기는 채널 개구(402b)의 폭의 점진적인 증가에 의해 제한되고, 이로써 채널 개구(402b)의 가장자리들을 따라 디봇으로부터 채널 영역을 멀리 있게 한다. 일부 실시예들에서, 기울어진 측벽들은 게이트 구조물(112)의 외부 가장자리로부터 비제로 거리(404)만큼 후퇴되어 있다. 다른 실시예들(도시되지 않음)에서, 격리 구조물(104)은 채널 개구(402b)를 규정하는 (평면도에서 봤을 때) 곡선형 측벽을 가질 수 있다. 예를 들어, 격리 구조물(104)은 소스 영역(124) 또는 드레인 영역(126)으로부터의 거리가 감소함에 따라 증가하는 절대값을 갖는 (평면도에서 봤을 때의) 기울기를 갖는 측벽들을 가질 수 있다.
도 5a 및 도 5b는 상이한 게이트 유전체 두께를 갖는 상이한 영역들을 구비한 집적 칩의 일부 추가적인 실시예들을 도시한다. 집적 칩의 상이한 영역들 내에서의 다중 게이트 유전체층의 형성은 추가적인 에칭 공정들로 인하여 격리 구조물들 내에서의 디봇들의 크기를 증가시킬 수 있으며, 이에 따라 관련 트랜지스터 디바이스 내에서의 킹크 효과를 악화시킬 수 있음을 알았다. 예를 들어, 다중 게이트 유전체층을 형성하는데 사용되는 일부 공정들에서, 게이트 산화물은 기판 상에서(하지만, 주변의 격리 구조물들 상에서는 아님) 열적으로 성장될 수 있다. 게이트 산화물은 상이한 게이트 유전체층을 사용하는 일부 디바이스 영역들에서 기판으로부터 나중에 제거될 수 있다. 게이트 산화물의 제거는, 주변 격리 구조물들에도 작용하는 에칭에 의해 수행된다. 오버 에칭(over etching)으로 인해, 게이트 산화물의 제거는 격리 구조물들 내에서의 디봇들의 크기를 증가시킬 수 있다.
집적 칩은 제1 논리 영역(502), 임베디드 메모리 영역(512), 및 제2 논리 영역(522)을 갖는 기판(102)을 포함한다. 격리 구조물(104)은 기판(102) 내에서 제1 논리 영역(502), 임베디드 메모리 영역(512), 및 제2 논리 영역(522) 내에 배열된다. 일부 실시예들에서, 제1 논리 영역(502)은 제2 논리 영역(522) 내에 배열된 듀얼 게이트 트랜지스터 디바이스보다 더 높은 항복 전압(breakdown voltage)을 제공하도록 구성된 고전압 트랜지스터 디바이스를 포함한다.
도 5a의 단면도(500)에서 도시된 바와 같이, 제1 논리 영역(502) 내의 격리 구조물(104)은 기판(102)의 제1 윗면을 노출시키는 개구(106)를 규정하는 측벽들을 갖는다. 고전압 게이트 전극(508)이 개구(106) 위에 배열되고, 제1 게이트 유전체층(506a)과 제2 게이트 유전체층(506b)을 갖는 듀얼 게이트 유전체층(506) 및 고전압 게이트 유전체층(504)에 의해 기판(102)으로부터 수직으로 분리된다. 일부 실시예들에서, 고전압 게이트 전극(508)은 기판(102) 내에 배치된 고전압 웰(510)로부터 수직으로 분리된다. 일부 실시예들에서, 기판(102)은 제1 도핑 유형을 가질 수 있고, 고전압 웰(510)은 제2 도핑 유형을 가질 수 있다. 도 5b의 평면도(530)에서 도시된 바와 같이, 제1 논리 영역(502) 내의 개구(106)는 소스 영역(124) 또는 드레인 영역(126) 내에서보다 고전압 게이트 전극(508) 아래에서 더 크다.
도 5a의 단면도(500)에서 도시된 바와 같이, 임베디드 메모리 영역(512) 내의 격리 구조물(104)은 기판(102)의 제2 윗면을 노출시키는 개구(514)를 규정하는 측벽들을 갖는다. 일부 실시예들에서, 제어 게이트 전극(518)은 개구(514) 위에 배열되고 듀얼 게이트 유전체층(506) 및 전하 트래핑 유전체 구조물(516)에 의해 기판(102)으로부터 분리된다. 일부 실시예들에서, 전하 트래핑 유전체 구조물(516)은 제1 산화물층과 제2 산화물층 사이에 배치된 질화물층을 갖는 ONO 구조물을 포함할 수 있다. 일부 실시예들에서, 제어 게이트 전극(518)은 기판(102) 내에 배치된 제어 웰(520)로부터 수직으로 분리된다. 도 5b의 평면도(530)에서 도시된 바와 같이, 임베디드 메모리 영역(512)은 또한 선택 게이트 전극(532)을 포함할 수 있다. 일부 실시예들에서, 제어 게이트 전극(518)과 선택 게이트 전극(532)은 공통 소스/드레인 영역(534)을 공유한다. 도 5a와 도 5b의 임베디드 메모리 영역(512)은 SONOS 플래시 메모리 디바이스를 포함하는 것으로서 도시되어 있지만, 다른 실시예들에서, 임베디드 메모리 영역(512)은 상이한 유형의 메모리 디바이스들을 포함할 수 있음을 알 것이다. 예를 들어, 다른 실시예들에서, 임베디드 메모리 영역(512)은 플로우팅(floating) 게이트 플래시 메모리 디바이스, 스플리트(split) 게이트 플래시 메모리 디바이스 등과 같은 다른 유형의 플래시 메모리 디바이스를 포함할 수 있다.
도 5a의 단면도(500)에서 도시된 바와 같이, 제2 논리 영역(522) 내의 격리 구조물(104)은 기판(102)의 제3 윗면을 노출시키는 개구(524)를 규정하는 측벽들을 갖는다. 논리 게이트 전극(526)이 듀얼 게이트 유전체층(506)에 의해 기판(102)으로부터 수직으로 분리된다. 일부 실시예들에서, 논리 게이트 전극(526)은 기판(102) 내에 배치된 논리 웰(528)로부터 수직으로 분리된다. 도 5b의 평면도(530)에서 도시된 바와 같이, 논리 게이트 전극(526)은 제2 논리 영역(522) 내의 개구(524) 내에 배열된 소스 영역(536)과 드레인 영역(538) 사이에서 연장된다. 일부 실시예들에서, 제2 논리 영역(522) 내의 개구(524)는 실질적으로 직사각형일 수 있다. 다른 실시예들(미도시됨)에서, 제2 논리 영역(522) 내의 개구(524)는 소스 영역(536) 및/또는 드레인 영역(538) 주위보다 논리 게이트 전극(526) 아래에서 더 큰 폭을 가질 수 있다.
도 6a 내지 도 11b는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내에 배열된 트랜지스터 디바이스를 포함하는 집적 칩을 형성하는 방법에 대응하는 단면도들과 평면도들의 일부 실시예들을 도시한다. 디바이스 성능을 개선시키기 위해 활성 영역의 형상을 사용함으로써, 본 방법은 추가적인 마스크 및/또는 처리 단계를 필요로 하지 않기 때문에 저비용으로 수행될 수 있다. 또한, 기존 공정 흐름과 호환가능하다. 본 방법을 도 6a 내지 도 11b를 참조하여 설명하지만, 도 6a 내지 도 11b에서 도시된 구조물들은 본 방법으로 제한되지 않으며, 대신에 본 방법과는 별개로 자립할 수 있다는 것을 알 것이다.
도 6a의 평면도(600) 및 도 6b의 단면도(602)에서 도시된 바와 같이, 격리 구조물(104)이 기판(102) 내의 트렌치(103) 내에서 형성된다. 격리 구조물(104)은 기판(102)의 윗면(102u)을 노출시키는 개구(106)를 규정하는 측벽들을 갖는다. 도 6a의 평면도(600)에서 도시된 바와 같이, 개구(106)는 소스 개구(106a), 드레인 개구(106c), 및 채널 개구(106b)를 갖는다. 채널 개구(106b)는 제1 방향(128)을 따라 소스 개구(106a)와 드레인 개구(106c) 사이에 배열된다. 소스 개구(106a)와 드레인 개구(106c)는 제1 방향(128)에 수직인 제2 방향(130)을 따라 채널 개구(106b)보다 작은 폭을 갖는다. 도 6b의 단면도(602)에서 도시된 바와 같이, 트렌치(103)가 기판(102)의 내면들에 의해 규정된다. 격리 구조물(104)의 형성 동안, 하나 이상의 디봇(110)이 격리 구조물(104)의 최상부 내에 형성될 수 있다. 하나 이상의 디봇(110)은 개구(106)에 근접한 격리 구조물(104)의 가장자리를 따라 배열될 수 있다.
일부 실시예들에서, 격리 구조물(104)은 기판(102)을 선택적으로 에칭하여 트렌치(103)를 형성하는 것에 의해 형성될 수 있다. 이어서 하나 이상의 유전체 물질이 트렌치(103) 내에 형성된다. 다양한 실시예들에서, 기판(102)은 습식 에천트(예를 들어, 플루오르화 수소산, 수산화 칼륨 등) 또는 건식 에천트(예를 들어, 불소, 염소 등을 포함하는 에칭 화학제를 가짐)에 의해 선택적으로 에칭될 수 있다. 다양한 실시예들에서, 기판(102)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 뿐만이 아니라, 이와 연관된 임의의 다른 유형의 반도체, 에피택셜, 유전체, 또는 금속층들일 수 있다. 다양한 실시예들에서, 하나 이상의 유전체 물질은 산화물, 질화물, 탄화물 등을 포함할 수 있다.
일부 추가적인 실시예들에서, 격리 구조물(104)은 기판(102) 위에 패드 산화물을 형성하기 위해 열 공정을 사용하고, 이어서 패드 산화물 위에 질화물막을 형성하는 것에 의해 형성될 수 있다. 이어서, (예를 들어, 포토레지스트와 같은 감광성 물질을 사용하여) 질화물막을 패터닝하고, 기판(102) 내에 트렌치(103)를 형성하기 위해 질화물막에 따라 패드 산화물과 기판(102)을 패터닝한다. 그 후, 트렌치(103)를 하나 이상의 유전체 물질로 채우고, 이어서 질화물막의 최상부를 노출시키기 위한 평탄화 공정(예를 들어, 화학 기계적 평탄화 공정) 및 질화물막을 제거하기 위한 에칭이 뒤따른다.
도 7a의 평면도(700) 및 도 7b의 단면도(702)에서 도시된 바와 같이, 게이트 유전체(114)가 기판(102) 위에 그리고 개구(106) 내에 형성된다. 일부 실시예들에서, 게이트 유전체(114)는 산화물(예를 들어, 실리콘 산화물), 질화물(예를 들어, 실리콘 산질화물) 등을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체(114)는 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다. 다른 실시예들에서, 게이트 유전체(114)는 열 성장 공정에 의해 형성될 수 있다. 일부 실시예들에서, 기판(102) 내에 웰 영역(도시되지 않음)을 형성하기 위해 게이트 유전체(114)의 형성 이전에 주입 공정이 수행될 수 있다. 이러한 일부 실시예들에서, 웰 영역의 깊이를 조절하기 위해 주입 공정 전에 기판(102) 위에 희생 유전체층(도시되지 않음)이 형성될 수 있다. 희생 유전체층은 나중에 게이트 유전체의 형성 전에 제거된다.
일부 실시예들에서, 게이트 유전체(114)는 상이한 게이트 유전체층들이 기판(102)의 상이한 영역들 내에 형성되는 다중 게이트 유전체 공정의 일부로서 형성될 수 있다. 예를 들어, 일부 실시예들에서, 다중 게이트 유전체 공정은 기판(102) 내의 고전압 웰 위에서 (예를 들어, 열 공정에 의해) 고전압 게이트 유전체층을 형성할 수 있다. 고전압 게이트 유전체층은 나중에 칩의 하나 이상의 영역(예를 들어, 임베디드 메모리 영역 내)으로부터 제거될 수 있고, 듀얼 게이트 유전체층은 (하나 이상의 퇴적 공정에 의해) 기판(102) 내의 논리 웰 위에 형성될 수 있다. 다중 게이트 유전체층의 형성은, 기판의 상이한 영역들로부터 게이트 유전체층들을 제거하기 위해 수행되는 추가적인 에칭 공정들로 인하여, 격리 구조물(104) 내의 하나 이상의 디봇(110)의 크기를 증가시킬 수 있어서, 관련된 트랜지스터 디바이스 내에서 킹크 효과를 악화시킨다는 것을 알 수 있었다.
도 8a의 평면도(800) 및 도 8b의 단면도(802)에서 도시된 바와 같이, 도전성 게이트 물질(116)이 게이트 유전체(114) 위에 그리고 격리 구조물(104) 내의 디봇들 내에 형성된다. 도전성 게이트 물질(116)은 증착 공정(예를 들어, CVD, PE-CVD, PVD, 또는 ALD)에 의해 형성될 수 있다. 일부 실시예들에서, 도전성 게이트 물질(116)은 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예들(미도시됨)에서, 도전성 게이트 물질(116)은 알루미늄, 코발트, 루테늄 등과 같은 금속 게이트 물질로 나중에 대체되는 희생 게이트 물질을 포함할 수 있다.
도 9a의 평면도(900) 및 (절단 라인 A-A' 및 B-B'를 각각 따른) 도 9b와 도 9c의 단면도들(902, 904)에서 도시된 바와 같이, 게이트 유전체(114) 및 도전성 게이트 물질(116)은 개구(106) 위와 격리 구조물(104) 위로 연장되는 게이트 구조물(112)을 규정하도록 패터닝된다. 게이트 구조물(112)은 격리 구조물(104)의 윗면 내의 하나 이상의 디봇(110)을 채울 수 있다.
게이트 유전체(114) 및 도전성 게이트 물질(116)은 도전성 게이트 물질(116) 위에 형성된 마스킹층(도시되지 않음)에 따라 선택적으로 패터닝될 수 있다. 일부 실시예들에서, 마스킹층은 스핀 코팅 공정에 의해 형성된 감광성 물질(예를 들어, 포토레지스트)을 포함할 수 있다. 이러한 실시예들에서, 감광성 물질의 층은 포토마스크에 따라 전자기 복사선에 선택적으로 노광된다. 전자기 복사선은 가용성 영역들을 규정하기 위해 감광성 물질 내의 노광된 영역들의 용해도를 변경시킨다. 후속적으로, 가용성 영역들을 제거함으로써 감광성 물질 내에 개구를 규정하도록 감광성 물질은 현상된다. 다른 실시예들에서, 마스킹층은 하드 마스크층(예를 들어, 실리콘 질화물층, 실리콘 탄화물층 등)을 포함할 수 있다.
일부 실시예들에서, 하나 이상의 측벽 스페이서(302)가 게이트 구조물(112)의 대향 측면들 상에 형성된다. 일부 실시예들에서, 하나 이상의 측벽 스페이서(302)는, 게이트 구조물(112)의 수평면과 수직면 상에 스페이서 물질(예를 들어, 질화물 또는 산화물)을 퇴적하고, 이어서 수평면으로부터 스페이서 물질을 제거하도록 스페이서 물질을 에칭하여 하나 이상의 측벽 스페이서(302)를 형성하는 것에 의해 형성될 수 있다. 일부 실시예들에서, 게이트 구조물(112) 및/또는 측벽 스페이서(302)는 제1 비제로 거리(304)만큼 채널 개구(106b)의 대향 측면들을 지나 연장될 수 있다.
도 10a의 평면도(1000) 및 도 10b의 단면도(1002)에서 도시된 바와 같이, 소스 영역(124)과 드레인 영역(126)은 제1 방향(128)을 따라 게이트 구조물(112)의 양측 상에서 기판(102) 내에 형성된다. 소스 영역(124)은 소스 영역(124)을 둘러싸는 제2 도핑 유형(예를 들어, p형 도핑)과는 상이한 제1 도핑 유형(예를 들어, n형 도핑)을 포함한다. 예를 들어, 소스 영역(124)은 제2 도핑 유형을 갖는 웰 영역(도시되지 않음) 또는 기판(102) 내에서 제1 도핑 유형을 포함할 수 있다. 일부 실시예들에서, 소스 영역(124)은 제2 비제로 거리(306)만큼 소스 개구(106a)와 채널 개구(106b) 간의 경계로부터 후퇴되어 있는 반면에, 드레인 영역(126)은 제3 비제로 거리(308)만큼 드레인 개구(106c)와 채널 개구(106b) 간의 경계로부터 후퇴되어 있다. 소스 영역(124)과 드레인 영역(126)을 (제1 방향(128)을 따라) 채널 개구(106b)로부터 후퇴시킴으로써, 소스 영역(124)과 드레인 영역(126)은 채널 개구(106b)의 폭보다 작은 폭을 갖는다. 소스 영역(124)과 드레인 영역(126)의 더 작은 폭은, 소스 영역(124)과 드레인 영역(126)이 또한, 채널 개구(106b)를 규정하는 격리 구조물(104)의 측벽들으로부터 제1 방향(128)에 실질적으로 수직인 제2 방향(130)을 따라 비제로 거리(ΔW)만큼 후퇴되게 한다. 소스 영역(124)과 드레인 영역(126)을 격리 구조물(104)의 측벽들로부터 후퇴되어 있도록 하는 것은 격리 구조물(104) 내의 하나 이상의 디봇(110)으로부터 (소스 영역(124)과 드레인 영역(126) 사이의) 채널 영역을 분리시키고, 이로써 하나 이상의 디봇(110)이 채널 영역 내에서 게이트 구조물(112)에 의해 생성된 전기장에 미치는 영향을 감소시킨다. 일부 실시예들에서, 소스 영역(124)과 드레인 영역(126)은 주입 공정에 의해 형성될 수 있다. 주입 공정은, 도전성 게이트 물질(116) 및 측벽 스페이서(302)를 포함하는 마스크에 따라 기판(102) 내에 도펀트 종(1004)을 선택적으로 주입함으로써 수행될 수 있다. 다양한 실시예들에서, 도펀트 종(1004)은 p형 도펀트(예를 들어, 붕소, 갈륨 등) 또는 n형 도펀트(예를 들어, 인, 비소 등)를 포함할 수 있다. 일부 실시예들에서, 기판(102) 내로 도펀트 종(1004)을 주입한 후, 도펀트 종(1004)을 기판(102) 내에 확산시키기 위해 드라이브 인 어닐링(drive-in anneal)이 수행될 수 있다. 일부 실시예들에서, 기판 내에 소스 및 드레인 연장 영역(318)을 형성하기 위해 하나 이상의 추가적인 주입 공정이 수행될 수 있다. 이러한 실시예들에서, 하나 이상의 추가적인 주입 공정은 소스 및 드레인 연장 영역(318)이 게이트 구조물(112) 아래로 연장되도록 기울임 주입 공정(angled implantation process)을 포함할 수 있다.
도 11a의 평면도(1100) 및 도 11b의 단면도(1102)에서 도시된 바와 같이, 유전체 구조물(118)(예를 들어, 층간 유전체(ILD)층)이 기판(102) 위에 형성된다. 유전체 구조물(118)은 산화물, PSG, 로우 k 유전체, 또는 일부 다른 유전체를 포함할 수 있으며, 증착 공정(예를 들어, CVD, PE-CVD, PVD, 또는 ALD)에 의해 형성될 수 있다. 도전성 콘택트(120)가 유전체 구조물(118) 내에 형성된다. 도전성 콘택트(120)는 유전체 구조물(118)의 최상면으로부터 도전성 게이트 물질(116)까지 연장된다. 일부 실시예들에서, 유전체 구조물(118)은 유전체 구조물(118)을 선택적으로 에칭하여 개구를 형성하는 것에 의해 형성될 수 있다. 이어서, 개구를 도전성 물질로 채운다. 일부 실시예들에서, 유전체 구조물(118)과 도전성 콘택트(120)의 윗면을 동시에 평탄화하기 위해, 개구를 도전성 물질로 채운 후 평탄화 공정(예를 들어, 화학적 기계적 폴리싱 공정)이 수행될 수 있다. 다양한 실시예들에서, 도전성 물질은 텅스텐, 구리, 알루미늄 구리, 또는 일부 다른 도전성 물질을 포함할 수 있다.
유전체 구조물(118)의 형성 이전에 기판(102) 위에 콘택트 에칭 정지층(1104)이 형성될 수 있다. 다양한 실시예들에서, 콘택트 에칭 정지층(1104)은 산화물, 질화물, 탄화물 등을 포함할 수 있다. 도전성 게이트 물질(116)이 폴리실리콘을 포함하는 일부 실시예들에서, 콘택트 에칭 정지층(1104)은 도전성 게이트 물질(116)의 윗면 위로 연장될 수 있다. 도전성 게이트 물질(116)이 금속 게이트(예컨대, 알루미늄 게이트)를 포함하는 다른 실시예들에서, 콘택트 에칭 정지층(1104)은 도전성 게이트 물질(116)의 윗면 위로 연장되지 않을 수 있다. 예를 들어, 금속 게이트를 포함하는 도전성 게이트 물질(116)의 형성 동안, 희생 게이트 구조물이 기판(102) 위에 형성되고, 이어서 콘택트 에칭 정지층 및 제1 ILD층이 형성될 수 있다. 희생 게이트 구조물 위로부터 콘택트 에칭 정지층 및 ILD층을 제거함으로써 희생 게이트 구조물의 최상부를 노출시키도록 제1 CMP 공정이 이어서 수행된다. 그 후, 희생 게이트 구조물은 제거되어 금속 게이트로 대체되며, 이어서 제2 CMP 공정 및 제1 ILD층 위의 제2 ILD층 내의 콘택트의 후속 형성이 뒤따른다.
도 12는 디바이스 성능을 개선하도록 구성된 형상을 갖는 활성 영역 내에 배열된 트랜지스터 디바이스를 포함하는 집적 칩을 형성하는 방법(1200)의 일부 실시예들의 흐름도를 도시한다.
개시된 방법(1200)은 여기서 일련의 동작들 또는 이벤트들로서 예시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 도시된 동작들 모두가 필요한 것은 아닐 수 있다. 또한, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
동작(1202)에서, 격리 구조물이 기판 내에 형성된다. 격리 구조물은 제1 폭을 갖는 소스 개구, 제2 폭을 갖는 드레인 개구, 및 제1 및 제2 폭보다 큰 제3 폭을 갖는 채널 개구를 갖는 활성 영역을 규정하는 측벽들을 포함한다. 격리 구조물은 또한 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇을 규정하는 표면들을 포함한다. 도 6a와 도 6b는 동작(1202)에 대응하는 일부 실시예들을 도시한 것이다.
동작(1204)에서, 게이트 구조물이 채널 개구 위로 연장되도록 형성된다. 도 7a 내지 도 9c는 동작(1204)에 대응하는 일부 실시예들을 도시한 것이다.
동작(1206)에서, 소스 및 드레인 영역들이 소스 개구와 드레인 개구 내에서 형성된다. 도 10a와 도 10b는 동작(1206)에 대응하는 일부 실시예들을 도시한 것이다.
동작(1208)에서, 유전체 구조물이 기판 위에 형성된다. 도 11a와 도 11b는 동작(1208)에 대응하는 일부 실시예들을 도시한 것이다.
동작(1210)에서, 도전성 콘택트가 유전체 구조물 내에 형성된다. 도 11a와 도 11b는 동작(1210)에 대응하는 일부 실시예들을 도시한 것이다.
따라서, 본 발명개시는 격리 구조물에서의 디봇들에 의해 야기된 킹크 효과에 대한 트랜지스터 디바이스의 민감도를 감소시키도록 구성된 형상을 갖는 활성 영역 내에 배치된 트랜지스터 디바이스, 및 관련 형성 방법에 관한 것이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 집적 칩에 있어서,
기판의 윗면 내에서 트렌치를 규정하는 내면들을 갖는 상기 기판;
상기 트렌치 내에서 하나 이상의 유전체 물질을 포함하고, 상기 기판의 윗면을 노출시키는 개구를 규정하는 측벽들을 갖는 격리 구조물 - 상기 개구는 제1 폭을 갖는 소스 개구, 제2 폭을 갖는 드레인 개구, 및 상기 제1 폭 및 상기 제2 폭보다 큰 제3 폭을 갖는 채널 개구를 가짐 -;
상기 소스 개구 내의 상기 기판 내에 배치된 소스 영역;
상기 드레인 개구 내의 상기 기판 내에 배치된 드레인 영역; 및
상기 소스 영역과 상기 드레인 영역 사이의 위치에서 상기 개구 위로 연장된 게이트 구조물
을 포함하는 집적 칩.
실시예 2. 실시예 1에 있어서, 상기 격리 구조물은 상기 개구에 근접한 상기 격리 구조물의 가장자리를 따라 상기 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇(divot)을 규정하는 표면들을 갖는 것인 집적 칩.
실시예 3. 실시예 2에 있어서,
상기 소스 영역은 제1 방향을 따라 상기 드레인 영역으로부터 분리되고;
상기 하나 이상의 디봇 중 첫번째 디봇은, 상기 제1 방향을 따라 상기 격리 구조물 내에서 연장되는 제1 세그먼트, 및 상기 제1 방향에 수직인 제2 방향을 따라 상기 격리 구조물 내에서 연장되는 제2 세그먼트를 포함하며;
상기 소스 개구와 상기 드레인 개구 사이의 경계를 따라 연장되는 라인은 상기 제2 세그먼트와 교차한 것인 집적 칩.
실시예 4. 실시예 2에 있어서, 상기 제1 폭과 상기 제3 폭 간의 차이는 상기 하나 이상의 디봇 중 첫번째 디봇의 폭의 두 배보다 크거나 또는 대략 이와 동일한 것인 집적 칩.
실시예 5. 실시예 1에 있어서,
상기 게이트 구조물은 상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 내에서 연장되는 채널 영역 내의 도전성 채널을 형성하도록 구성되고;
상기 채널 영역의 대향 가장자리들은 상기 격리 구조물로부터 비제로(non-zero) 거리만큼 분리된 것인 집적 칩.
실시예 6. 실시예 1에 있어서, 상기 채널 개구는 상기 소스 개구와 상기 드레인 개구를 지나 반대 방향들로 연장된 것인 집적 칩.
실시예 7. 실시예 1에 있어서,
상기 게이트 구조물의 외부 측벽들을 따라 배열된 측벽 스페이서들을 더 포함하며, 상기 개구는 상기 측벽 스페이서들 바로 아래의 위치에서 상기 제1 폭과 상기 제3 폭 사이에서 변하는 것인 집적 칩.
실시예 8. 실시예 1에 있어서, 상기 게이트 구조물은 제1 방향을 따라 그리고 상기 제1 방향에 수직인 제2 방향을 따라 상기 채널 개구의 대향 가장자리들을 지나 연속적으로 연장된 것인 집적 칩.
실시예 9. 실시예 1에 있어서, 상기 소스 영역은 제1 비제로 거리만큼 상기 채널 개구로부터 분리되고, 상기 드레인 영역은 제2 비제로 거리만큼 상기 채널 개구로부터 분리된 것인 집적 칩.
실시예 10. 실시예 1에 있어서, 상기 개구는 상기 소스 영역과 상기 드레인 영역을 양분하는 라인을 중심으로 실질적으로 대칭적인 것인 집적 칩.
실시예 11. 실시예 1에 있어서, 상기 제1 폭은 상기 제2 폭과 실질적으로 동일한 것인 집적 칩.
실시예 12. 실시예 1에 있어서, 상기 개구는 상기 게이트 구조물 바로 아래의 위치에서 상기 제1 폭과 상기 제3 폭 사이에서 변하는 것인 집적 칩.
실시예 13. 집적 칩에 있어서,
기판 내에 배열되고, 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇들을 규정하는 표면들을 갖는 격리 구조물 - 상기 격리 구조물은 상기 기판을 노출시키는 개구를 규정함 -;
상기 개구 내에 배치된 소스 영역;
상기 개구 내에 배치되고, 제1 방향을 따라 상기 소스 영역으로부터 분리된 드레인 영역 - 상기 개구는 상기 제1 방향에 수직인 제2 방향을 따라 상기 소스 영역의 대향 측면들을 지나 연장됨 -; 및
상기 제2 방향을 따라 상기 개구 위로 연장된 게이트 구조물
을 포함하는 집적 칩.
실시예 14. 실시예 13에 있어서,
상기 하나 이상의 디봇 중 첫번째 디봇은 상기 제1 방향을 따라 상기 격리 구조물 내에서 연장되는 제1 세그먼트, 및 상기 제2 방향을 따라 상기 격리 구조물 내에서 연장되는 제2 세그먼트를 포함하며;
상기 소스 개구와 상기 드레인 개구 사이의 경계를 따라 연장되는 라인은 상기 제2 세그먼트와 교차한 것인 집적 칩.
실시예 15. 실시예 13에 있어서,
상기 게이트 구조물은 상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 내에서 연장되는 채널 영역 내의 도전성 채널을 형성하는 전기장을 생성하도록 구성되고;
상기 채널 영역의 대향 가장자리들은 상기 격리 구조물로부터 비제로 거리만큼 분리된 것인 집적 칩.
실시예 16. 실시예 13에 있어서, 상기 개구는,
상기 소스 영역 위에 있고, 상기 격리 구조물의 제1 측벽 쌍에 의해 규정된 제1 폭을 갖는 소스 개구;
상기 드레인 영역 위에 있고, 상기 격리 구조물의 제2 측벽 쌍에 의해 규정된 제2 폭을 갖는 드레인 개구; 및
상기 소스 개구와 상기 드레인 개구 사이에 있고, 상기 격리 구조물의 제3 측벽 쌍에 의해 규정된 제3 폭을 갖는 채널 개구
를 포함하며, 상기 제3 폭은 상기 제2 폭 및 상기 제1 폭보다 큰 것인 집적 칩.
실시예 17. 실시예 16에 있어서,
상기 게이트 구조물의 외부 측벽들을 따라 배열된 측벽 스페이서들을 더 포함하며, 상기 개구는 상기 측벽 스페이서들 바로 아래의 위치에서 상기 제1 폭과 상기 제3 폭 사이에서 변하는 것인 집적 칩.
실시예 18. 집적 칩을 형성하는 방법에 있어서,
기판 내에 격리 구조물을 형성하는 단계 - 상기 격리 구조물은, 소스 개구, 드레인 개구, 및 채널 개구를 규정하고, 상기 채널 개구는, 제1 방향을 따라 상기 소스 개구와 상기 드레인 개구 사이에 배열되고 상기 제1 방향에 수직인 제2 방향을 따라 상기 소스 개구와 상기 드레인 개구를 지나 연장됨 -;
상기 채널 개구 위에 게이트 구조물을 형성하는 단계; 및
상기 소스 개구 내에 소스 영역을 형성하고 상기 드레인 개구 내에 드레인 영역을 형성하기 위해 주입 공정을 수행하는 단계
를 포함하며, 상기 소스 영역과 상기 드레인 영역은 상기 채널 개구를 규정하는 상기 격리 구조물의 측벽들로부터 상기 제2 방향을 따라 비제로 거리만큼 후퇴(set back)되어 있는 것인 집적 칩을 형성하는 방법.
실시예 19. 실시예 18에 있어서, 상기 격리 구조물은 상기 개구에 근접한 상기 격리 구조물의 가장자리를 따라 상기 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇을 규정하는 표면들을 갖는 것인 집적 칩을 형성하는 방법.
실시예 20. 실시예 18에 있어서,
상기 게이트 구조물은 상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 내에서 연장되는 채널 영역을 생성하도록 구성되고;
상기 채널 영역의 대향 가장자리들은 상기 격리 구조물로부터 비제로 거리만큼 분리된 것인 집적 칩을 형성하는 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판의 윗면 내에서 트렌치를 규정하는 내면들을 갖는 상기 기판;
    상기 트렌치 내에서 하나 이상의 유전체 물질을 포함하고, 상기 기판의 윗면을 노출시키는 개구를 규정하는 측벽들을 갖는 격리 구조물 - 상기 개구는 제1 폭을 갖는 소스 개구, 제2 폭을 갖는 드레인 개구, 및 상기 제1 폭 및 상기 제2 폭보다 큰 제3 폭을 갖는 채널 개구를 가짐 -;
    상기 소스 개구 내의 상기 기판 내에 배치된 소스 영역;
    상기 드레인 개구 내의 상기 기판 내에 배치된 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 위치에서 상기 개구 위로 연장된 게이트 구조물; 및
    상기 게이트 구조물의 외부 측벽들을 따라 배열된 측벽 스페이서들
    을 포함하고,
    상기 개구는 상기 측벽 스페이서들 바로 아래의 위치에서 상기 제1 폭과 상기 제3 폭 사이에서 변하는 것인 집적 칩.
  2. 제1항에 있어서,
    상기 격리 구조물은 상기 개구에 근접한 상기 격리 구조물의 가장자리를 따라 상기 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇(divot)을 규정하는 표면들을 갖는 것인 집적 칩.
  3. 제2항에 있어서,
    상기 소스 영역은 제1 방향을 따라 상기 드레인 영역으로부터 분리되고;
    상기 하나 이상의 디봇 중 제1 디봇은, 상기 제1 방향을 따라 상기 격리 구조물 내에서 연장되는 제1 세그먼트, 및 상기 제1 방향에 수직인 제2 방향을 따라 상기 격리 구조물 내에서 연장되는 제2 세그먼트를 포함하는 집적 칩.
  4. 제1항에 있어서,
    상기 게이트 구조물은 상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 내에서 연장되는 채널 영역 내의 도전성 채널을 형성하도록 구성되고;
    상기 채널 영역의 대향 가장자리들은 상기 격리 구조물로부터 비제로(non-zero) 거리만큼 분리된 것인 집적 칩.
  5. 제1항에 있어서,
    상기 채널 개구는 상기 소스 개구와 상기 드레인 개구를 지나 반대 방향들로 연장된 것인 집적 칩.
  6. 삭제
  7. 제1항에 있어서,
    상기 게이트 구조물은 제1 방향을 따라 그리고 상기 제1 방향에 수직인 제2 방향을 따라 상기 채널 개구의 대향 가장자리들을 지나 연속적으로 연장된 것인 집적 칩.
  8. 제1항에 있어서,
    상기 소스 영역은 제1 비제로 거리만큼 상기 채널 개구로부터 분리되고,
    상기 드레인 영역은 제2 비제로 거리만큼 상기 채널 개구로부터 분리된 것인 집적 칩.
  9. 집적 칩에 있어서,
    기판 내에 배열되고, 격리 구조물의 최상면 아래로 리세싱된 하나 이상의 디봇을 규정하는 표면들을 갖는 격리 구조물 - 상기 격리 구조물은 상기 기판을 노출시키는 개구를 규정함 -;
    상기 개구 내에 배치된 소스 영역;
    상기 개구 내에 배치되고, 제1 방향을 따라 상기 소스 영역으로부터 분리된 드레인 영역 - 상기 개구는 상기 제1 방향에 수직인 제2 방향을 따라 상기 소스 영역의 대향 측면들을 지나 연장됨 -;
    상기 제2 방향을 따라 상기 개구 위로 연장된 게이트 구조물; 및
    상기 게이트 구조물의 외부 측벽들을 따라 배열된 측벽 스페이서들
    을 포함하고,
    상기 개구는,
    상기 소스 영역 위에 있고, 상기 격리 구조물의 제1 측벽 쌍에 의해 규정된 제1 폭을 갖는 소스 개구;
    상기 드레인 영역 위에 있고, 상기 격리 구조물의 제2 측벽 쌍에 의해 규정된 제2 폭을 갖는 드레인 개구; 및
    상기 소스 개구와 상기 드레인 개구 사이에 있고, 상기 격리 구조물의 제3 측벽 쌍에 의해 규정된 제3 폭을 갖는 채널 개구
    를 포함하고, 상기 제3 폭은 상기 제2 폭 및 상기 제1 폭보다 크고,
    상기 개구는 상기 측벽 스페이서들 바로 아래의 위치에서 상기 제1 폭과 상기 제3 폭 사이에서 변하는 것인 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판 내에 격리 구조물을 형성하는 단계 - 상기 격리 구조물은, 제1 폭을 갖는 소스 개구, 제2 폭을 갖는 드레인 개구, 및 채널 개구를 포함하는 개구를 규정하고, 상기 채널 개구는, 제1 방향을 따라 상기 소스 개구와 상기 드레인 개구 사이에 배열되고 상기 제1 방향에 수직인 제2 방향을 따라 상기 소스 개구와 상기 드레인 개구를 지나 연장되고 상기 제1 폭 및 상기 제2 폭보다 큰 제3 폭을 가짐 -;
    상기 채널 개구 위에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물의 외부 측벽들을 따라 측벽 스페이서들을 형성하는 단계 - 상기 개구는 상기 측벽 스페이서들 바로 아래의 위치에서 상기 제1 폭과 상기 제3 폭 사이에서 변함 -; 및
    상기 소스 개구 내에 소스 영역을 형성하고 상기 드레인 개구 내에 드레인 영역을 형성하기 위해 주입 공정을 수행하는 단계
    를 포함하며, 상기 소스 영역과 상기 드레인 영역은 상기 채널 개구를 규정하는 상기 격리 구조물의 측벽들로부터 상기 제2 방향을 따라 비제로 거리만큼 후퇴(set back)되어 있는 것인 집적 칩을 형성하는 방법.
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