KR20070064163A - 리세스 채널 트랜지스터의 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 238000005530 etching Methods 0.000 claims abstract description 25
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000001039 wet etching Methods 0.000 claims abstract description 15
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000000908 ammonium hydroxide Substances 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000010408 film Substances 0.000 description 37
- 239000010410 layer Substances 0.000 description 30
- 150000004767 nitrides Chemical class 0.000 description 12
- 239000012535 impurity Substances 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- -1 and the like Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
본 발명은 리세스 채널 트랜지스터의 형성 방법에 관한 것이다. 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 형성 방법은 기판에 활성 영역을 한정하는 소자 분리막을 형성하고, 상기 활성 영역에 트렌치를 형성하고, 상기 트렌치를 습식 식각하여 상기 트렌치와 상기 소자 분리막 사이에 잔존하는 실리콘 펜스를 제거하는 것을 포함한다. 이때, 상기 습식 식각에서 사용되는 식각 용액은 수산화암모늄과 과산화수소를 포함한다. 본 발명에 의하면, 반도체 장치의 신뢰성이 향상되고, 생산성이 증대된다.
리세스 채널 트랜지스터, 리세스 게이트, 습식 식각, 실리콘 펜스
Description
도 1은 일반적인 리세스 채널 트랜지스터의 배치도(layout)이다.
도 2a 내지 도 2c는 종래 기술에 따라 형성된 리세스 채널 트랜지스터의 단면도들이다.
도 3a 내지 도 12b는 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다.
♧ 도면의 주요부분에 대한 참조부호의 설명 ♧
111 : 반도체 기판 118 : 소자 분리막
119 : 불순물 영역 126 : 게이트 절연막
128 : 리세스 게이트
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 리세스 채널 트랜지스터의 형성 방법에 관한 것이다.
반도체 장치의 집적도가 증가하면서(즉, 반도체 장치의 디자인 룰이 감소하 면서) 여러 가지 문제점이 발생하였다. 그 중에서 특히 문제가 되는 것은 트랜지스터의 단채널 효과(short channel effect)이다. 평면형 트랜지스터의 경우, 집적도가 증가하면서 트랜지스터의 채널 길이도 줄어들고, 그 결과 단채널 효과가 빈번하게 발생하였다. 단채널 효과로 인하여 소오스와 드레인 영역간에 펀치스로우가 발생할 뿐만이 아니라, 반도체 장치의 신뢰성이 떨어지고 오동작이 초래될 수 있다.
단채널 효과를 방지하기 위하여 현재까지 여러 가지 방법들이 제시되고 있다. 예컨대, 벌크 기판 대신에 에스오아이(SOI:Silicon On Insulator) 기판을 사용하는 방법, 트랜지스터를 핀(fin)형으로 제조하는 방법, 리세스된 채널을 갖는 트랜지스터(이하, '리세스 채널 트랜지스터(recess channel transistor)'라 한다)를 제조하는 방법 등이 있다.
도 1은 일반적인 리세스 채널 트랜지스터의 배치도(layout)이다. 도 1을 참조하면, 소자 분리 영역(FR)에 의해 활성 영역(AR)이 한정된다. 리세스 게이트(RG)가 활성 영역(AR)을 가로지른다.
도 2a 내지 도 2c는 종래 기술에 따라 형성된 리세스 채널 트랜지스터의 단면도들로서, 도 2a는 도 1의 A-A'라인을 따라 취해진 단면도이고, 도 2b는 도 1의 B-B'라인을 따라 취해진 단면도이고, 도 2c는 도 1의 C-C'라인을 따라 취해진 단면도이다.
도 2a, 도 2b, 및 도 2c를 참조하면, 기판(11)에 활성 영역(미도시)을 한정하는 소자 분리막(18)이 배치된다. 리세스 게이트(28)가 활성 영역을 가로지른다. 리세스 게이트(28)와 기판(11) 사이에 게이트 절연막(미도시)이 개재된다. 활성 영역은 리세스 게이트(28)에 의해 소오스/드레인 영역(19)으로 구분된다. 활성 영역 내에 형성된 게이트 트렌치(23)를 채우는 리세스 게이트(28)와 상기 리세스 게이트(28) 양측에 형성된 소오스/드레인 영역(19)이 리세스 채널 트랜지스터를 구성한다. 리세스 채널 트랜지스터의 채널은(도 2a의 경우 채널은 도면상의 전후로 형성되고, 도 2b의 경우 채널은 좌우로 형성됨) 게이트 트렌치(23)의 외주면을 따라서 형성된다. 따라서, 리세스 채널 트랜지스터는 채널 길이가 평면형 트랜지스터보다 길며, 단채널 효과로 인한 문제를 해결할 수 있다.
그러나, 종래의 리세스 채널 트랜지스터는 도 2a의 영역(F) 내에 표시되어 있는 바와 같이, 소자 분리막(18)의 측벽과 게이트 트렌치(23)의 측벽 사이에 실리콘 기판(11)의 일부가 잔류하는 문제점이 있다. 즉, 게이트 트렌치(23)의 하부 가장자리에는 잔류 실리콘 기판에 의하여 실리콘 펜스(silicon fence)가 형성된다.
실리콘 펜스는 소자 분리막(18)의 경계면에서의 수직 프로파일이 소정의 기울기를 가지고 있기 때문에 형성된다. 소자 분리막(18)에 의해 정의되는 활성 영역은 그 상부의 폭이 그 하부의 폭보다 더 작은데, 이러한 프로파일은 건식 식각 공정의 한계상 불가피하게 생긴다. 즉, 소자 분리막(18)을 형성하는 과정에서 진행되는 트렌치 식각 공정에서 상기 기울기는 불가피하게 생긴다. 그리고, 소자 분리막(18)이 소정의 기울기를 가지고 있는 경우에는, 게이트 트렌치(23)를 형성하기 위하여 실리콘 기판을 최대한 수직으로 이방성 건식 식각하더라도, 활성 영역의 하부 가장자리에는 불가피하게 실리콘 기판의 일부가 잔류하여 실리콘 펜스를 남길 수 밖에 없다.
실리콘 펜스가 잔류하게 되는 경우, 리세스 채널 트랜지스터의 채널 길이는 활성 영역의 중심부(도 2b 참조)와 활성 영역 패턴의 가장자리(도 2c 참조)에서 서로 달라지게 된다. 실리콘 펜스로 인하여 활성 영역의 가장자리에서의 채널 길이가 중심부에서의 채널 길이보다 짧아지게 된다. 트랜지스터에서 채널 길이가 특별히 짧은 영역이 존재하면, 그 영역으로 인하여 트랜지스터의 문턱전압이 감소할 뿐만 아니라, 그 영역을 통하여 누설 전류(leakage current)가 증가하여 반도체 장치의 오동작이 유발될 수가 있다. 더욱이, 실리콘 펜스가 잔류하는 곳이 소오스/드레인 영역(19) 내일 경우에는 소오스/드레인간에 단락이 발생할 수도 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 특성을 개선할 수 있는 리세스 채널 트랜지스터의 형성 방법을 제공하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 리세스 채널 트랜지스터의 형성 방법은 실리콘 펜스를 제거하기 위한 습식 식각 공정을 포함한다.
본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 형성 방법은 기판에 활성 영역을 한정하는 소자 분리막을 형성하고, 상기 활성 영역에 트렌치를 형성하고, 상기 트렌치를 습식 식각하여 상기 트렌치와 상기 소자 분리막 사이에 잔존하는 실리콘 펜스를 제거하는 것을 포함하되, 상기 습식 식각에서 사용되는 식각 용 액은 수산화암모늄과 과산화수소를 포함한다.
이 실시예에서, 상기 습식 식각의 공정 온도는 80℃ 이상일 수 있다.
이 실시예에서, 상기 식각 용액은 산화막에 대한 폴리 실리콘의 식각 선택비가 2:1일 수 있다. 또한, 상기 식각 용액에서 상기 과산화수소의 농도는 상기 수산화암모늄의 농도의 2배일 수 있다. 이때, 상기 과산화수소의 농도는 2.4%이고, 상기 수산화암모늄의 농도는 1.2%일 수 있다.
본 발명에 의하면, 리세스 채널 트랜지스터의 동작 특성이 향상된다. 또한, 생산성이 증대된다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
도면들에 있어서, 층(막) 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다. 또한, 층(막)이 다른 층(막) 또는 기판 상(위)에 있다고 언급되어지는 경우에 그것은 다른 층(막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(막)이 개재될 수도 있다.
명세서 전체에 걸쳐서 동일한 참조부호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 12b는 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 형성 방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 12a는 도 1의 A-A'라인을 따라 취해진 단면도들이고, 도 3b 내지 도 12b는 도 1의 B-B'라인을 따라 취해진 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(111) 상에 산화막(112), 질화막(113), 및 감광막(114)이 순차적으로 형성된다. 질화막(113)과 감광막(114) 사이에 유기 반사 방지막(Anti Reflection Coating)(미도시)이 더 형성될 수 있다. 산화막(112)은 널리 알려진 박막 형성 공정을 통해 형성될 수 있으며, 기판(111)과 질화막(113) 사이의 응력을 감소시킬 수 있다. 질화막(113)은 널리 알려진 박막 형성 공정을 통해 형성될 수 있으며, 소자 분리용 트렌치를 형성하기 위한 식각 공정에서 식각 마스크로 사용된다.
도 4a 및 도 4b를 참조하면, 활성 영역을 정의하는 감광막 패턴(114a)이 형성된다. 이후, 감광막 패턴(114a)을 마스크로 하여 질화막(113)과 산화막(112)을 식각하여 질화막 패턴(113a)과 산화막 패턴(112a)이 형성된다. 이때, 식각 공정에서 건식 식각 방법이 사용될 수 있다.
도 5a 및 도 5b를 참조하면, 감광막 패턴(114a)을 제거한 후, 질화막 패턴(113a)을 식각 마스크로 사용하여 노출된 기판(111)을 식각하여 활성 영역을 한정 하는 소자 분리용 트렌치(115)가 형성된다. 이때, 식각 공정에서 이방성 건식 식각 방법이 사용될 수 있다. 소자 분리용 트렌치(115)는 후속 공정에서 절연막으로 매립될 때에 보이드(void)가 형성되지 않는 종횡비(aspect ratio)로 형성되는 것이 바람직하다.
도 6a 및 도 6b를 참조하면, 소자 분리용 트렌치(115) 내벽을 덮는 트렌치 절연막(116)이 형성된다. 트렌치 절연막(116)은 산화막의 단일막이거나 산화막/질화막/산화막의 적층막일 수 있다. 트렌치 절연막(116)은 트렌치(115) 내벽을 보호하고, 트렌치(115) 내부가 절연 물질로 채워질 때, 불순물이 기판(111)으로 침투하는 것을 방지한다. 이어서, 트렌치(115) 내부가 절연막(117)으로 매립된다. 절연 막(117)은 예컨대, 고밀도 플라즈마(high density plasma;HDP) 산화막일 수 있다.
도 7a 및 도 7b를 참조하면, 절연막(117)에 평탄화 공정, 예컨대 화학적 기계적 연마(CMP) 공정을 진행하여 질화막 패턴(113a)의 상부면이 노출된다. 상기 평탄화 공정에서 질화막 패턴(113a)이 평탄화 정지막으로 사용된다.
도 8a 및 도 8b를 참조하면, 질화막 패턴(113a) 및 산화막 패턴(112a)을 제거한 후 다시 평탄화 공정을 진행하여 소자 분리막(118)이 형성된다. 이 소자 분리막(118)에 의해 리세스 채널 트랜지스터가 형성될 활성 영역이 한정된다. 질화막 패턴(113a), 산화막 패턴(112a), 및 절연막(117)을 한번에 CMP로 평탄화함으로써 도 7a 내지 도 8b에서 설명된 평탄화 공정이 한번에 수행될 수도 있다. 이어서, 활성 영역에 기판(111)의 도전형과 다른 도전형의 불순물을 주입하여 소오스/드레인 영역이 될 불순물 영역(119)이 형성된다.
도 9a 및 도 9b를 참조하면, 불순물 영역(119)이 형성된 기판(111) 상에 마스크 패턴(121)이 형성된다. 마스크 패턴(121)은 예컨대, 실리콘산화물로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 마스크 패턴(121)을 식각 마스크로 사용하여 노출된 활성 영역의 기판(111)을 식각하여 게이트 트렌치(123)가 형성된다. 이때, 식각 공정에서 이방성 건식 식각 방법이 사용될 수 있다. 게이트 트렌치(123)는 불순물 영역(119) 보다 깊게 형성된다. 게이트 트렌치(123)에 의해 불순물 영역(119)은 소오스/드레인 영역으로 구분된다.
전술한 바와 같이, 소자 분리막(118)의 수직 프로파일은 소정 각도로 기울어져 있기 때문에 타원 영역(F)에 표시된 바와 같이 소자 분리막(118)과 게이트 트렌치(123) 사이에 실리콘 기판의 일부가 잔류하여 실리콘 펜스가 형성될 수 밖에 없다.
도 11a 및 도 11b를 참조하면, 게이트 트렌치(123)를 습식 식각하여 상기 트렌치와 상기 소자 분리막 사이에 잔존하는 실리콘 펜스가 제거된다. 이에 의해, 게이트 트렌치(124)의 밑면이 평평해진다. 상기 습식 식각 공정은 70℃ 이상, 바람직하게는 80℃ 이상의 온도에서 진행되고, 식각 용액은 수산화암모늄과 과산화수소를 포함한다. 상기 식각 용액에서 과산화수소의 농도는 수산화암모늄의 농도의 2배일 수 있으며, 이때, 과산화수소의 농도는 2.4%이고, 수산화암모늄의 농도는 1.2%일 수 있다. 또한, 상기 식각 용액은 산화막에 대한 폴리 실리콘의 식각 선택비가 2:1일 수 있다.
상기 조성을 갖는 식각 용액을 사용한 습식 식각 공정을 통해 실리콘 펜스가 빨리, 예컨대 20분 내에 제거될 수 있다. 이에 의해, 공정 시간이 많이 단축되므로써 생산성이 증대된다. 또한, 실리콘 펜스가 제거되어 반도체 장치의 신뢰성이 향상된다.
도 12a 및 도 12b를 참조하면, 마스크 패턴(121)을 제거한 후, 게이트 절연막(126), 리세스 게이트(128), 및 캡핑막(129)이 형성된다. 게이트 절연막(126)은 널리 알려진 박막 형성 공정을 통해 실리콘산화막으로 형성될 수 있다. 리세스 게이트(128)는 도전막으로 게이트 트렌치(124)를 매립함으로써 형성될 수 있다. 예컨대, 리세스 게이트(128)는 불순물이 주입된 폴리실리콘 또는 금속 물질로 형성되거나, 불순물이 주입된 폴리실리콘과 금속 실리사이드의 적층 구조로 형성될 수도 있다. 금속으로는 텅스텐, 코발트, 니켈 등이 있으며, 금속 실리사이드로는 텅스텐 실리사이드, 코발트 실리사이드 등이 있다. 그리고, 리세스 게이트(128) 상의 캡핑막(129)은 절연 물질, 예컨대 실리콘질화물로 형성될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로, 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 본 발명에 의하면, 습식 식각 공정을 통하여 실리콘 펜스가 제거될 수 있어 반도체 장치의 신뢰성이 향상된다. 상기 습식 식각 공정에서 사용되는 식각 용액은 과산화수소와 수산화암모늄이 적절한 조성비로 포함되어, 실리콘 펜스가 빨리 제거될 수 있어 생산성이 증대된다.
Claims (5)
- 기판에 활성 영역을 한정하는 소자 분리막을 형성하고;상기 활성 영역에 트렌치를 형성하고;상기 트렌치를 습식 식각하여 상기 트렌치와 상기 소자 분리막 사이에 잔존하는 실리콘 펜스를 제거하는 것을 포함하되,상기 습식 식각에서 사용되는 식각 용액은 수산화암모늄과 과산화수소를 포함하는 리세스 채널 트랜지스터의 형성 방법.
- 제 1 항에 있어서,상기 습식 식각의 공정 온도는 80℃ 이상인 리세스 채널 트랜지스터의 형성 방법.
- 제 1 항 및 제 2 항에 있어서,상기 식각 용액은 산화막에 대한 폴리 실리콘의 식각 선택비가 2:1인 리세스 채널 트랜지스터의 형성 방법.
- 제 1 항 및 제 2 항에 있어서,상기 식각 용액에서 상기 과산화수소의 농도는 상기 수산화암모늄의 농도의 2배인 리세스 채널 트랜지스터의 형성 방법.
- 제 4 항에 있어서,상기 과산화수소의 농도는 2.4%이고, 상기 수산화암모늄의 농도는 1.2%인 리세스 채널 트랜지스터의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020050124782A KR20070064163A (ko) | 2005-12-16 | 2005-12-16 | 리세스 채널 트랜지스터의 형성 방법 |
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ID=38363988
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|---|---|---|---|---|
| US8476700B2 (en) | 2009-02-13 | 2013-07-02 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN108878361A (zh) * | 2018-06-27 | 2018-11-23 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
-
2005
- 2005-12-16 KR KR1020050124782A patent/KR20070064163A/ko not_active Application Discontinuation
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