CN107516668B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开了半导体装置及其制造方法。半导体装置包括：半导体衬底；在半导体衬底上的被沟槽隔离的第一鳍片和第二鳍片，第一鳍片至少包括具有第一导电类型的第一部分和具有第二导电类型的第二部分，第一部分和第二部分邻接，第二部分通过半导体衬底连通到第二鳍片；以及在第一部分和第二部分上的栅极结构，其中该栅极结构包括：至少在第一部分和第二部分的部分表面上的栅极绝缘物层，至少在第一部分之上的栅极绝缘物层的一部分上的栅极，以及在第二部分之上的栅极绝缘物层的一部分上的伪栅极；其中，伪栅极与栅极邻接，该伪栅极为绝缘层或未掺杂的半导体层。本发明可以减小栅极绝缘物层被击穿的可能性，提高器件的可靠性。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置及其制造方法。
背景技术
随着MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)器件的尺寸逐渐减小，短沟道效应成为一个关键问题。FINFET(FinField Effect Transistor，鳍片式场效应晶体管)器件对沟道电荷显示出比较好的栅极控制能力，从而可以进一步缩小CMOS器件的尺寸。
LDMOS(LaterallyDiffusedMetalOxideSemiconductor，横向扩散金属氧化物半导体)器件在Soc(System on a Chip，片上系统)中是非常重要的器件元件。
发明内容
本发明的发明人发现，在现有技术的LDMOS中，栅极氧化物的一部分和其上的金属栅极的一部分覆盖在STI(Shallow Trench Isolation，浅沟槽隔离)区域上，该部分的栅极氧化物还位于金属栅极与漂移区之间，在工作时由于金属栅极与漂移区之间的电压差容易使得该部分栅极氧化物被击穿，从而限制了LDMOS(尤其对于LDNMOS)器件的源漏击穿性能。
本发明一个实施例的目的之一是：提供一种半导体装置。本发明一个实施例的目的之一是：提供了一种半导体装置的制造方法。本发明可以减小栅极绝缘物层被击穿的可能性。
根据本发明的第一方面，提供了一种半导体装置，包括：
半导体衬底；
位于所述半导体衬底上的被沟槽隔离的第一鳍片和第二鳍片，所述第一鳍片至少包括具有第一导电类型的第一部分和具有不同于所述第一导电类型的第二导电类型的第二部分，所述第一部分和所述第二部分邻接，所述第二部分通过所述半导体衬底连通到所述第二鳍片；以及
在所述第一部分和所述第二部分上的栅极结构，其中所述栅极结构包括：
至少位于所述第一部分和所述第二部分的部分表面上的栅极绝缘物层，
至少位于所述第一部分之上的所述栅极绝缘物层的一部分上的栅极，以及
位于所述第二部分之上的所述栅极绝缘物层的一部分上的伪栅极；其中，所述伪栅极与所述栅极邻接，所述伪栅极为绝缘层或未掺杂的半导体层。
在一个实施例中，所述伪栅极的材料包括未掺杂的多晶硅或非晶硅。
在一个实施例中，其中，所述伪栅极与所述第一部分之间的最接近的横向距离的范围为0至100nm。
在一个实施例中，所述第一部分的上表面与所述第二部分的上表面齐平。
在一个实施例中，所述半导体衬底包括互相邻接的具有第一导电类型的第一区域和具有第二导电类型的第二区域；其中，所述第一部分位于所述第一区域上，所述第二部分位于所述第二区域上，所述第二鳍片具有所述第二导电类型且位于所述第二区域上。
在一个实施例中，所述第一鳍片还包括具有所述第一导电类型且位于所述第一区域上的第三部分，所述第三部分与所述第一部分邻接，所述第三部分的上表面低于所述第一部分的上表面；其中，所述栅极绝缘物层还位于所述第三部分的部分表面上；所述栅极还位于所述第三部分之上的所述栅极绝缘物层的部分表面上。
在一个实施例中，所述半导体装置还包括：至少部分地填充所述沟槽的第一绝缘物层，其中，所述栅极结构的两端分别在所述第三部分上和所述第一绝缘物层上。
在一个实施例中，所述栅极结构还包括：位于所述栅极和伪栅极的两侧、分别在所述第三部分和所述第一绝缘物层上的硬掩模层。
在一个实施例中，所述半导体装置还包括：位于所述第三部分上的源极和位于所述第二鳍片上的漏极，其中所述硬掩模层的一部分位于所述源极与所述栅极之间，所述硬掩模层的一部分位于所述漏极与所述伪栅极之间。
在一个实施例中，所述栅极包括：在所述栅极绝缘物层的一部分上的功函数调节层以及在所述功函数调节层上的导电材料层。
在一个实施例中，所述第一导电类型为P型，所述第二导电类型为N型，所述功函数调节层为N型功函数调节层；或者，所述第一导电类型为N型，所述第二导电类型为P型，所述功函数调节层为P型功函数调节层。
在一个实施例中，所述N型功函数调节层的材料包括钛铝合金；所述P型功函数调节层的材料包括氮化钛或氮化钽。
在一个实施例中，所述半导体装置还包括：位于所述栅极结构周围的层间电介质层，其中所述层间电介质层覆盖所述源极和所述漏极。
根据本发明的第二方面，提供了一种半导体装置的制造方法，包括：
提供半导体结构，所述半导体结构包括：半导体衬底以及位于所述半导体衬底上的被沟槽隔离的第一鳍片和第二鳍片，所述第一鳍片至少包括具有第一导电类型的第一部分和具有不同于所述第一导电类型的第二导电类型的第二部分，所述第一部分和所述第二部分邻接，所述第二部分通过所述半导体衬底连通到所述第二鳍片；
在所述第一部分和所述第二部分上形成伪栅极结构，其中所述伪栅极结构包括：至少位于所述第一部分和所述第二部分的部分表面上的栅极绝缘物层，位于所述栅极绝缘物层上的伪栅极，以及位于所述伪栅极上的硬掩模层；其中所述伪栅极为绝缘层或未掺杂的半导体层；
在形成所述伪栅极结构之后的半导体结构上形成层间电介质层；
平坦化所述层间电介质层和所述硬掩模层以露出所述伪栅极；
去除至少位于所述第一部分之上的所述伪栅极的部分以露出所述栅极绝缘物层的一部分，保留位于所述第二部分之上的所述伪栅极的部分；以及
在被露出的所述栅极绝缘物层的一部分上形成栅极，其中所述栅极与所述伪栅极的被保留的部分邻接。
在一个实施例中，所述伪栅极的材料包括未掺杂的多晶硅或非晶硅。
在一个实施例中，其中，所述伪栅极的被保留的部分与所述第一部分之间的最接近的横向距离的范围为0至100nm。
在一个实施例中，所述第一部分的上表面与所述第二部分的上表面齐平。
在一个实施例中，所述半导体衬底包括互相邻接的具有第一导电类型的第一区域和具有第二导电类型的第二区域；其中，所述第一部分位于所述第一区域上，所述第二部分位于所述第二区域上，所述第二鳍片具有所述第二导电类型且位于所述第二区域上。
在一个实施例中，所述第一鳍片还包括具有所述第一导电类型且位于所述第一区域上的第三部分，所述第三部分与所述第一部分邻接，所述第三部分的上表面低于所述第一部分的上表面；其中，在形成伪栅极结构的步骤中，所述栅极绝缘物层还形成在所述第三部分的部分表面上；所述伪栅极还形成在所述第三部分之上的所述栅极绝缘物层的部分表面上。
在一个实施例中，所述半导体结构还包括至少部分地填充所述沟槽的第一绝缘物层；其中，在形成伪栅极结构的步骤中，所述伪栅极结构的两端分别在所述第三部分上和所述第一绝缘物层上。
在一个实施例中，在去除至少位于所述第一部分之上的所述伪栅极的部分的步骤中，还去除了位于所述第三部分之上的伪栅极的部分。
在一个实施例中，在去除至少位于所述第一部分之上的所述伪栅极的部分的步骤中，还去除了位于所述第二部分之上的伪栅极的一部分。
在一个实施例中，去除至少位于所述第一部分之上的所述伪栅极的部分的步骤包括：在所述层间电介质层和所述伪栅极的一部分上形成图案化的第一掩模层，所述第一掩模层露出至少位于所述第一部分之上的所述伪栅极的部分；以所述第一掩模层作为掩模，去除被露出的所述伪栅极的所述部分；以及去除所述第一掩模层。
在一个实施例中，所述伪栅极结构覆盖所述第三部分的一部分，在形成层间电介质层之前，所述方法还包括：在所述第三部分的未被所述伪栅极结构覆盖的部分上形成源极以及在所述第二鳍片上形成漏极；其中，在形成所述层间电介质层之后，所述层间电介质层覆盖所述源极和所述漏极。
在一个实施例中，所述栅极包括：在被露出的所述栅极绝缘物层的一部分上的功函数调节层以及在所述功函数调节层上的导电材料层。
在一个实施例中，在被露出的所述栅极绝缘物层的一部分上形成栅极的步骤包括：在所述层间电介质层、所述硬掩模层的内壁的一部分、所述栅极绝缘物层的一部分以及在所述第二部分之上的伪栅极的一部分上形成功函数调节层；在所述功函数调节层上形成导电材料层；以及对形成所述导电材料层后的半导体结构执行平坦化以露出所述层间电介质层的上表面，从而形成栅极。
在一个实施例中，所述第一导电类型为P型，所述第二导电类型为N型，所述功函数调节层为N型功函数调节层；或者，所述第一导电类型为N型，所述第二导电类型为P型，所述功函数调节层为P型功函数调节层。
在一个实施例中，所述N型功函数调节层的材料包括钛铝合金；所述P型功函数调节层的材料包括氮化钛或氮化钽。
本发明可以减小栅极绝缘物层被击穿的可能性，从而可以提高器件的可靠性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图2是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图3是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图4是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图5是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图6是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图7A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图7B是示意性地示出图7A中圆圈部分的局部放大示意图。
图8是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图9是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图10是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图11是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
图12是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明的发明人发现，在现有技术的LDMOS中，栅极氧化物的一部分和其上的金属栅极的一部分覆盖在STI区域上，该部分的栅极氧化物还位于金属栅极与漂移区之间，在工作时由于金属栅极与漂移区之间的电压差容易使得该部分栅极氧化物被击穿，从而限制了LDMOS(尤其对于LDNMOS)器件的源漏击穿性能。
图1是示出根据本发明一个实施例的半导体装置的制造方法的流程图。图2至图6、图7A以及图8至图12是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面示意图。下面结合图1、图2至图6、图7A以及图8至图12详细描述本发明一个实施例的半导体装置的制造过程。
如图1所示，在步骤S101，提供半导体结构，该半导体结构包括：半导体衬底以及位于该半导体衬底上的被沟槽隔离的第一鳍片和第二鳍片，该第一鳍片至少包括具有第一导电类型的第一部分和具有不同于该第一导电类型的第二导电类型的第二部分，该第一部分和该第二部分邻接，该第二部分通过半导体衬底连通到第二鳍片。
图2是示意性地示出在一个实施例中在步骤S101的结构的横截面示意图。如图2所示，提供半导体结构20。该半导体结构20可以包括：半导体衬底(例如硅衬底)210以及位于该半导体衬底210上的被沟槽240隔离的第一鳍片220和第二鳍片230。该第一鳍片220可以至少包括具有第一导电类型的第一部分221和具有不同于该第一导电类型的第二导电类型的第二部分222。该第一部分221和该第二部分222邻接。该第二部分222通过半导体衬底210连通到第二鳍片230。在一个实施例中，第一部分221的上表面与第二部分222的上表面齐平。该第一鳍片220和该第二鳍片230的材料例如可以包括硅。
在一个实施例中，第一导电类型为P型，第二导电类型为N型。在另一个实施例中，第一导电类型为N型，第二导电类型为P型。
在一个实施例中，如图2所示，该半导体衬底210可以包括互相邻接的具有第一导电类型的第一区域211和具有第二导电类型的第二区域212。该第一部分221位于该第一区域211上。该第二部分222位于该第二区域212上。该第二鳍片230具有第二导电类型且位于第二区域212上。
在一个实施例中，如图2所示，第一鳍片220还可以包括具有第一导电类型且位于第一区域211上的第三部分223。该第三部分223与第一部分221邻接。该第三部分223的上表面低于该第一部分221的上表面。
在一个实施例中，如图2所示，半导体结构20还可以包括至少部分地填充沟槽240的第一绝缘物层241。该第一绝缘物层241的材料例如可以包括二氧化硅。在一些实施例中，第一鳍片220和第二鳍片230的周围还可以形成有其他沟槽，这些沟槽中也可以填充有第一绝缘物层241。
回到图1，在步骤S102，在第一部分和第二部分上形成伪栅极结构，其中该伪栅极结构包括：至少位于第一部分和第二部分的部分表面上的栅极绝缘物层，位于该栅极绝缘物层上的伪栅极，以及位于该伪栅极上的硬掩模层；其中该伪栅极为绝缘层或未掺杂的半导体层。
图3是示意性地示出在一个实施例中在步骤S102的结构的横截面示意图。如图3所示，在第一部分221和第二部分222上形成伪栅极结构350。其中，该伪栅极结构350可以包括：至少位于第一部分221和第二部分222的部分表面上的栅极绝缘物层351，位于该栅极绝缘物层351上的伪栅极352，以及位于该伪栅极352上的硬掩模层353。该伪栅极352可以为绝缘层或未掺杂的半导体层。例如，该伪栅极352的材料可以包括未掺杂的多晶硅或非晶硅。优选地，该伪栅极可以采用未掺杂的非晶硅。该硬掩模层353的材料例如可以包括氮化硅。
在一个实施例中，栅极绝缘物层351可以包括位于第一部分221和第二部分222上的二氧化硅层。在另一个实施例中，栅极绝缘物层351可以包括位于第一部分221和第二部分222上的二氧化硅层以及位于该二氧化硅层上的高k电介质层。该高k电介质层还可以延伸到第一鳍片220和第二鳍片230之间的第一绝缘物层241上。例如，该高k电介质层的材料可以包括：二氧化铪(HfO2)、二氧化锆或二氧化钛等。
这里需要注意的是，虽然图3示出的栅极绝缘物层351没有延伸到第一绝缘物层241上，但是本领域技术人员应该明白，该栅极绝缘物层可以延伸到第一绝缘物层上，当然，也可以不在第一绝缘物层上延伸，而示出为图3所示的栅极绝缘物层的结构。在后续的制造过程中，以栅极绝缘物层没有在第一绝缘物层上延伸为例示出后续步骤中的结构示意图。
在一个实施例中，在该步骤S102中，如图3所示，该栅极绝缘物层351还可以形成在第三部分223的部分表面上。该伪栅极352还可以形成在该第三部分223之上的栅极绝缘物层351的部分表面上。在一个实施例中，在该步骤S102中，如图3所示，伪栅极结构350的两端分别在第三部分223上和第一绝缘物层241上。在一个实施例中，如图3所示，该伪栅极结构350覆盖第三部分223的一部分。
回到图1，在步骤S103，在形成伪栅极结构之后的半导体结构上形成层间电介质层。
图5是示意性地示出在一个实施例中在步骤S103的结构的横截面示意图。如图5所示，(例如通过沉积工艺)在形成伪栅极结构350之后的半导体结构上形成层间电介质层570。例如，该层间电介质层570的材料可以包括二氧化硅。
在一个实施例中，在形成层间电介质层之前，所述制造方法还可以包括：如图4所示，(例如通过外延工艺)在第三部分223的未被伪栅极结构350覆盖的部分上形成源极461以及在第二鳍片230上形成漏极。其中，在形成层间电介质层570之后，如图5所示，该层间电介质层570覆盖源极461和漏极462。
回到图1，在步骤S104，平坦化层间电介质层和硬掩模层以露出伪栅极。
图6是示意性地示出在一个实施例中在步骤S104的结构的横截面示意图。如图6所示，(例如通过CMP(Chemical Mechanical Planarization，化学机械平坦化)工艺)平坦化层间电介质层570和硬掩模层353以露出伪栅极352。
回到图1，在步骤S105，去除至少位于第一部分之上的伪栅极的部分以露出栅极绝缘物层的一部分，保留位于第二部分之上的伪栅极的部分。
图7A是示意性地示出在一个实施例中在步骤S105的结构的横截面示意图。如图7A所示，去除至少位于第一部分221之上的伪栅极352的部分以露出栅极绝缘物层351的一部分，保留位于第二部分222之上的伪栅极的部分。在一个实施例中，在该步骤S105中，如图7A所示，还去除了位于第三部分223之上的伪栅极352的部分。
图7B是示意性地示出图7A中圆圈部分的局部放大示意图。在一个实施例中，如图7B所示，在该步骤S105中，还去除了位于第二部分222之上的伪栅极352的一部分。在一个实施例中，如图7B所示，伪栅极352的被保留的部分与第一部分221之间的最接近的横向距离的范围可以为0至100nm，例如20nm、30nm或50nm。优选地，该横向距离d为0，即该伪栅极352的被保留部分在第二部分222之上的部分与第一部分221对齐。
下面结合图9、图10和图7A详细描述该步骤S105的过程。
在一个实施例中，该步骤S105可以包括：如图9所示，在层间电介质层570和伪栅极352的一部分上形成图案化的第一掩模层(例如光致抗蚀剂)660。该第一掩模层660露出至少位于第一部分221之上的伪栅极352的部分。在一个实施例中，如图9所示，该第一掩模层660还露出位于第三部分223之上的伪栅极352的部分。可选地，如图9所示，该第一掩模层660还可以露出层间电介质层570的一部分和硬掩模层353的一部分。
可选地，该步骤S105还可以包括：如图10所示，以第一掩模层660作为掩模，去除被露出的伪栅极352的部分。
可选地，该步骤S105还可以包括：去除第一掩模层660，从而形成图7A所示的结构。
回到图1，在步骤S106，在被露出的栅极绝缘物层的一部分上形成栅极，其中该栅极与伪栅极的被保留的部分邻接。
图8是示意性地示出在一个实施例中在步骤S106的结构的横截面示意图。如图8所示，在被露出的栅极绝缘物层351的一部分上形成栅极880，其中该栅极880与伪栅极352的被保留的部分邻接。
在一个实施例中，该栅极880可以包括：在被露出的栅极绝缘物层351的一部分上的功函数调节层881以及在该功函数调节层881上的导电材料层882。例如，该导电材料层882的材料可以包括诸如钨的金属。
在一个实施例中，第一导电类型为P型，第二导电类型为N型，该功函数调节层881可以为N型功函数调节层。例如，该N型功函数调节层的材料可以包括钛铝合金(TiAl)。在另一个实施例中，第一导电类型为N型，第二导电类型为P型，该功函数调节层881可以为P型功函数调节层。例如，该P型功函数调节层的材料可以包括氮化钛(TiN)或氮化钽(TaN)。
下面结合图11、图12和图8详细描述该步骤S106的过程。
在一个实施例中，该步骤S106可以包括：如图11所示，例如通过沉积工艺在层间电介质层570、硬掩模层353的内壁的一部分、栅极绝缘物层351的一部分以及在第二部分222之上的伪栅极352的一部分上形成功函数调节层881。
可选地，该步骤S106还可以包括：如图12所示，例如通过沉积工艺在功函数调节层881上形成导电材料层882。
可选地，该步骤S106还可以包括：如图8所示，对形成导电材料层882后的半导体结构执行平坦化(例如CMP)以露出层间电介质层570的上表面，从而形成栅极880。
至此，提供了根据本发明一个实施例的半导体装置的制造方法。
由本发明实施例的制造方法，形成了一种半导体装置。例如如图8所示，该半导体装置可以包括半导体衬底(例如硅衬底)210和位于该半导体衬底210上的被沟槽隔离的第一鳍片220和第二鳍片230。该第一鳍片220至少包括具有第一导电类型的第一部分221和具有不同于该第一导电类型的第二导电类型的第二部分222。该第一部分221和该第二部分222邻接。例如，该第一部分221的上表面与该第二部分222的上表面齐平。该第二部分222通过该半导体衬底210连通到第二鳍片230。在一个实施例中，第一导电类型为P型，第二导电类型为N型。在另一个实施例中，第一导电类型为N型，第二导电类型为P型。
该半导体装置还包括在第一部分221和第二部分222上的栅极结构990。其中该栅极结构990可以包括：至少位于第一部分221和第二部分222的部分表面上的栅极绝缘物层351，至少位于第一部分221之上的栅极绝缘物层351的一部分上的栅极880，以及位于第二部分222之上的栅极绝缘物层351的一部分上的伪栅极352。该伪栅极352与该栅极880邻接。该伪栅极352为绝缘层或未掺杂的半导体层。例如，该伪栅极352的材料可以包括未掺杂的多晶硅或非晶硅。优选地，该伪栅极可以采用未掺杂的非晶硅。
在该实施例中，第一部分位于扩散区，第二部分位于漂移区，其中在第一部分上形成有栅极，在第二部分上形成有伪栅极。由于伪栅极的绝缘作用，可以使得在第一绝缘物层241上且在第二部分222与伪栅极352之间的栅极绝缘物层的部分不容易被击穿，从而可以减小栅极绝缘物层被击穿的可能性，进而可以提高器件的可靠性。
在一个实施例中，如图8所示，该伪栅极353与该第一部分221之间的最接近的横向距离的范围为0至100nm，例如20nm、30nm或50nm。
在一个实施例中，如图8所示，半导体衬底210可以包括互相邻接的具有第一导电类型的第一区域211和具有第二导电类型的第二区域212。其中，第一部分221位于第一区域211上，第二部分222位于第二区域212上，第二鳍片230具有第二导电类型且位于第二区域212上。
在一个实施例中，如图8所示，第一鳍片220还可以包括具有第一导电类型且位于第一区域211上的第三部分223。该第三部分223与第一部分221邻接。该第三部分223的上表面低于第一部分221的上表面。栅极绝缘物层351还位于第三部分223的部分表面上。栅极880还位于第三部分223之上的栅极绝缘物层351的部分表面上。
在一个实施例中，如图8所示，半导体装置还可以包括至少部分地填充沟槽的第一绝缘物层241。其中，栅极结构990的两端分别在第三部分223上和第一绝缘物层241上。该第一绝缘物层241的材料例如可以包括二氧化硅。
在一个实施例中，如图8所示，栅极结构990还可以包括：位于栅极880和伪栅极352的两侧、分别在第三部分223和第一绝缘物层241上的硬掩模层353。该硬掩模层353的材料例如可以包括氮化硅。
在一个实施例中，如图8所示，该半导体装置还可以包括：位于第三部分223上的源极461和位于第二鳍片230上的漏极462。硬掩模层353的一部分位于该源极461与栅极880之间，该硬掩模层353的一部分位于该漏极462与伪栅极352之间。
在一个实施例中，如图8所示，栅极880可以包括：在栅极绝缘物层351的一部分上的功函数调节层881以及在该功函数调节层881上的导电材料层882。例如，该导电材料层的材料可以包括诸如钨的金属。
在一个实施例中，第一导电类型为P型，第二导电类型为N型，该功函数调节层881可以为N型功函数调节层。例如，该N型功函数调节层的材料可以包括钛铝合金。在另一个实施例中，第一导电类型为N型，第二导电类型为P型，该功函数调节层881可以为P型功函数调节层。例如，该P型功函数调节层的材料可以包括氮化钛或氮化钽。
在一个实施例中，如图8所示，该半导体装置还可以包括：位于栅极结构990周围的层间电介质层570，其中该层间电介质层570覆盖源极461和漏极462。例如，该层间电介质层的材料可以包括二氧化硅。
在本发明的一些实施例中，具有第一导电类型的第一区域211、第一部分221和第三部分223可以作为半导体装置的扩散区，具有第二导电类型的第二区域212、第二部分222和第二鳍片230可以作为半导体装置的漂移区。其中在第一部分221和第三部分223上形成有栅极，在第二部分222上形成有伪栅极。该伪栅极可以为绝缘层或未掺杂的半导体层，可以起到绝缘作用，从而可以使得在第一绝缘物层241上且在第二部分222与伪栅极352之间的栅极绝缘物层的部分不容易被击穿，从而可以减小栅极绝缘物层被击穿的可能性，进而可以提高器件的可靠性。
至此，已经详细描述了根据本发明的制造半导体装置的方法和所形成的半导体装置。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (24)

1.一种半导体装置，其特征在于，包括：
半导体衬底；
位于所述半导体衬底上的被沟槽隔离的第一鳍片和第二鳍片，所述第一鳍片至少包括具有第一导电类型的第一部分和具有不同于所述第一导电类型的第二导电类型的第二部分，所述第一部分和所述第二部分邻接，所述第二部分通过所述半导体衬底连通到所述第二鳍片；以及
在所述第一部分和所述第二部分上的栅极结构，其中所述栅极结构包括：
至少位于所述第一部分和所述第二部分的部分表面上的栅极绝缘物层，
至少位于所述第一部分之上的所述栅极绝缘物层的一部分上的栅极，以及
位于所述第二部分之上的所述栅极绝缘物层的一部分上的伪栅极；其中，所述伪栅极与所述栅极邻接，所述伪栅极为绝缘层或未掺杂的半导体层；
其中，所述半导体衬底包括互相邻接的第一区域和第二区域；所述第一部分位于所述第一区域上，所述第二部分和所述第二鳍片位于所述第二区域上；所述第一鳍片还包括位于所述第一区域上的且与所述第一部分邻接的第三部分，所述第三部分的上表面低于所述第一部分的上表面，所述栅极绝缘物层还位于所述第三部分的部分表面上，所述栅极还位于所述第三部分之上的所述栅极绝缘物层的部分表面上；其中，分别具有所述第一导电类型的第一区域、第一部分和第三部分作为扩散区，分别具有所述第二导电类型的第二区域、第二部分和第二鳍片作为漂移区。
2.根据权利要求1所述半导体装置，其特征在于，所述伪栅极的材料包括未掺杂的多晶硅或非晶硅。
3.根据权利要求1所述半导体装置，其特征在于，其中，所述伪栅极与所述第一部分之间的最接近的横向距离的范围为0至100nm。
4.根据权利要求1所述半导体装置，其特征在于，所述第一部分的上表面与所述第二部分的上表面齐平。
5.根据权利要求1所述半导体装置，其特征在于，还包括：
至少部分地填充所述沟槽的第一绝缘物层，
其中，所述栅极结构的两端分别在所述第三部分上和所述第一绝缘物层上。
6.根据权利要求5所述半导体装置，其特征在于，所述栅极结构还包括：
位于所述栅极和伪栅极的两侧、分别在所述第三部分和所述第一绝缘物层上的硬掩模层。
7.根据权利要求6所述半导体装置，其特征在于，还包括：
位于所述第三部分上的源极和位于所述第二鳍片上的漏极，
其中所述硬掩模层的一部分位于所述源极与所述栅极之间，所述硬掩模层的一部分位于所述漏极与所述伪栅极之间。
8.根据权利要求1所述半导体装置，其特征在于，
所述栅极包括：在所述栅极绝缘物层的一部分上的功函数调节层以及在所述功函数调节层上的导电材料层。
9.根据权利要求8所述半导体装置，其特征在于，
所述第一导电类型为P型，所述第二导电类型为N型，所述功函数调节层为N型功函数调节层；
或者，
所述第一导电类型为N型，所述第二导电类型为P型，所述功函数调节层为P型功函数调节层。
10.根据权利要求9所述半导体装置，其特征在于，
所述N型功函数调节层的材料包括钛铝合金；
所述P型功函数调节层的材料包括氮化钛或氮化钽。
11.根据权利要求7所述半导体装置，其特征在于，还包括：
位于所述栅极结构周围的层间电介质层，
其中所述层间电介质层覆盖所述源极和所述漏极。
12.一种半导体装置的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：半导体衬底以及位于所述半导体衬底上的被沟槽隔离的第一鳍片和第二鳍片，所述第一鳍片至少包括具有第一导电类型的第一部分和具有不同于所述第一导电类型的第二导电类型的第二部分，所述第一部分和所述第二部分邻接，所述第二部分通过所述半导体衬底连通到所述第二鳍片；
在所述第一部分和所述第二部分上形成伪栅极结构，其中所述伪栅极结构包括：至少位于所述第一部分和所述第二部分的部分表面上的栅极绝缘物层，位于所述栅极绝缘物层上的伪栅极，以及位于所述伪栅极上的硬掩模层；其中所述伪栅极为绝缘层或未掺杂的半导体层；
在形成所述伪栅极结构之后的半导体结构上形成层间电介质层；
平坦化所述层间电介质层和所述硬掩模层以露出所述伪栅极；
去除至少位于所述第一部分之上的所述伪栅极的部分以露出所述栅极绝缘物层的一部分，保留位于所述第二部分之上的所述伪栅极的部分；以及
在被露出的所述栅极绝缘物层的一部分上形成栅极，其中所述栅极与所述伪栅极的被保留的部分邻接；
其中，所述半导体衬底包括互相邻接的第一区域和第二区域；所述第一部分位于所述第一区域上，所述第二部分和所述第二鳍片位于所述第二区域上；所述第一鳍片还包括位于所述第一区域上的且与所述第一部分邻接的第三部分，所述第三部分的上表面低于所述第一部分的上表面；在形成伪栅极结构的步骤中，所述栅极绝缘物层还形成在所述第三部分的部分表面上；所述伪栅极还形成在所述第三部分之上的所述栅极绝缘物层的部分表面上；其中，分别具有所述第一导电类型的第一区域、第一部分和第三部分作为扩散区，分别具有所述第二导电类型的第二区域、第二部分和第二鳍片作为漂移区。
13.根据权利要求12所述的方法，其特征在于，所述伪栅极的材料包括未掺杂的多晶硅或非晶硅。
14.根据权利要求12所述的方法，其特征在于，其中，所述伪栅极的被保留的部分与所述第一部分之间的最接近的横向距离的范围为0至100nm。
15.根据权利要求12所述的方法，其特征在于，所述第一部分的上表面与所述第二部分的上表面齐平。
16.根据权利要求12所述的方法，其特征在于，
所述半导体结构还包括至少部分地填充所述沟槽的第一绝缘物层；
其中，在形成伪栅极结构的步骤中，所述伪栅极结构的两端分别在所述第三部分上和所述第一绝缘物层上。
17.根据权利要求12所述的方法，其特征在于，
在去除至少位于所述第一部分之上的所述伪栅极的部分的步骤中，还去除了位于所述第三部分之上的伪栅极的部分。
18.根据权利要求12或17所述的方法，其特征在于，
在去除至少位于所述第一部分之上的所述伪栅极的部分的步骤中，还去除了位于所述第二部分之上的伪栅极的一部分。
19.根据权利要求12所述的方法，其特征在于，
去除至少位于所述第一部分之上的所述伪栅极的部分的步骤包括：
在所述层间电介质层和所述伪栅极的一部分上形成图案化的第一掩模层，所述第一掩模层露出至少位于所述第一部分之上的所述伪栅极的部分；
以所述第一掩模层作为掩模，去除被露出的所述伪栅极的所述部分；以及
去除所述第一掩模层。
20.根据权利要求12所述的方法，其特征在于，
所述伪栅极结构覆盖所述第三部分的一部分，
在形成层间电介质层之前，所述方法还包括：
在所述第三部分的未被所述伪栅极结构覆盖的部分上形成源极以及在所述第二鳍片上形成漏极；
其中，在形成所述层间电介质层之后，所述层间电介质层覆盖所述源极和所述漏极。
21.根据权利要求12所述的方法，其特征在于，
所述栅极包括：在被露出的所述栅极绝缘物层的一部分上的功函数调节层以及在所述功函数调节层上的导电材料层。
22.根据权利要求21所述的方法，其特征在于，
在被露出的所述栅极绝缘物层的一部分上形成栅极的步骤包括：
在所述层间电介质层、所述硬掩模层的内壁的一部分、所述栅极绝缘物层的一部分以及在所述第二部分之上的伪栅极的一部分上形成功函数调节层；
在所述功函数调节层上形成导电材料层；以及
对形成所述导电材料层后的半导体结构执行平坦化以露出所述层间电介质层的上表面，从而形成栅极。
23.根据权利要求21所述的方法，其特征在于，
所述第一导电类型为P型，所述第二导电类型为N型，所述功函数调节层为N型功函数调节层；
或者，
所述第一导电类型为N型，所述第二导电类型为P型，所述功函数调节层为P型功函数调节层。
24.根据权利要求23所述的方法，其特征在于，
所述N型功函数调节层的材料包括钛铝合金；
所述P型功函数调节层的材料包括氮化钛或氮化钽。
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