CN112951765B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，方法包括：提供衬底，所述衬底上具有源漏掺杂层；在源漏掺杂层上形成若干沟道柱；在源漏掺杂层上形成第一隔离结构，所述第一隔离结构位于所述沟道柱部分侧壁表面，且所述第一隔离结构表面低于所述沟道柱顶部表面；形成第一隔离结构之后，在源漏掺杂层表面、沟道柱顶部表面和侧壁表面形成阻挡层；形成阻挡层之后，在所述沟道柱之间的衬底内形成第二隔离结构，所述第二隔离结构顶部表面高于所述第一隔离结构顶部表面。所形成的半导体结构的性能得到提升。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有源漏掺杂层；在源漏掺杂层上形成若干沟道柱；在源漏掺杂层上形成第一隔离结构，所述第一隔离结构位于所述沟道柱部分侧壁表面，且所述第一隔离结构表面低于所述沟道柱顶部表面；形成第一隔离结构之后，在源漏掺杂层表面、沟道柱顶部表面和侧壁表面形成阻挡层；形成阻挡层之后，在所述沟道柱之间的衬底内形成第二隔离结构，所述第二隔离结构顶部表面高于所述第一隔离结构顶部表面。
可选的，所述第二隔离结构的形成方法包括：在所述阻挡层表面形成掩膜层，所述掩膜层暴露出沟道柱之间的部分阻挡层表面；以所述掩膜层为掩膜，刻蚀所述阻挡层、第一隔离结构、源漏掺杂层和衬底，形成隔离开口；在所述隔离开口内和衬底表面形成第二隔离材料层；回刻蚀所述隔离材料层，直至暴露出所述阻挡层表面，形成所述第二隔离结构。
可选的，形成所述第二隔离材料层的工艺包括可流动的化学气相沉积工艺；所述可流动的化学气相沉积工艺的参数包括：气体包括N(SiH3)3、氨气和氧气的混合气体；混合气体的总流量为10标准毫升每分钟～5000标准毫升每分钟；温度为30摄氏度～500摄氏度。
可选的，所述隔离开口的深度范围为50nm～500nm。
可选的，所述第二隔离结构顶部表面高于所述第一隔离结构顶部表面的差值范围为2nm～5nm；所述第二隔离结构顶部表面高于所述源漏掺杂层表面的差值范围为5nm～50nm。
可选的，所述第一隔离结构的形成方法包括：在所述源漏掺杂层表面、所述沟道柱的侧壁表面和顶部表面形成第一隔离材料层；回刻蚀所述第一隔离材料层，形成所述第一隔离结构。
可选的，形成所述第一隔离材料层的工艺包括可流动的化学气相沉积工艺。
可选的，所述第一隔离结构的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。
可选的，所述第二隔离结构的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。
可选的，所述阻挡层的厚度范围为2nm～10nm。
可选的，所述阻挡层的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。
可选的，在源漏掺杂层表面、沟道柱顶部表面和侧壁表面形成阻挡层之前，还包括：在所述源漏掺杂层表面、沟道柱顶部表面和侧壁表面形成界面层；在所述界面层表面形成栅介质层。
可选的，所述界面层的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。
可选的，形成第二隔离结构之后，还包括：对所述第二隔离结构和第一隔离结构进行退火处理；所述退火处理的参数包括：温度为850摄氏度～1300摄氏度；时间为0.005秒～10秒。
可选的，对所述第二隔离结构和第一隔离结构进行退火处理之后，还包括：去除所述阻挡层；去除所述阻挡层之后，在所述栅介质层上形成栅极层，所述栅极层包括第一部分和第二部分，所述第一部分包围所述沟道柱，所述第二部分位于所述沟道柱一侧的栅介质层表面；在所述衬底上形成层间介质层；在所述层间介质层内形成第一导电结构、第二导电结构和第三导电结构，所述第一导电结构与所述源漏掺杂层电连接，所述第二导电结构与所述沟道柱顶部电连接，所述第三导电结构与所述栅极层的第二部分电连接。
可选的，所述栅极层的形成方法包括：在所述栅介质层上形成栅极材料层；在所述栅极材料层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀所述栅极材料层，直至暴露出所述第一隔离结构表面，形成所述栅极层。
相应的，本发明技术方案还提供一种采用上述任一项方法形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案中的半导体结构形成方法，通过先形成第一隔离结构，再形成栅介质层和位于栅介质层上的阻挡层，形成阻挡层之后，再在所述沟道柱之间的衬底内形成第二隔离结构，所述第二隔离结构顶部表面高于所述第一隔离结构顶部表面，使得高于源漏掺杂层表面的第一隔离结构和部分第二隔离结构的体积与位于衬底内的部分第二隔离结构的体积差较小。后续在对所述第一隔离结构和第二隔离结构进行退火处理时，所述高于源漏掺杂层表面的第一隔离结构和部分第二隔离结构与位于衬底内的部分第二隔离结构的热膨胀差异较小，从而应力差较小，使得应力分布较为均匀，避免了应力差较大对所述源漏掺杂层造成挤压或拉扯而影响源漏掺杂层结构的情况，从而提升了半导体结构的性能。
附图说明
图1是一实施例中半导体结构的剖面结构示意图；
图2至9是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例进行分析说明。
图1是一实施例中半导体结构的剖面结构示意图。
请参考图1，包括：衬底100；位于衬底100上的源漏掺杂层101；位于源漏掺杂层101上的若干沟道柱102；位于沟道柱102之间衬底100内的隔离结构，所述隔离结构包括第一部分103和第二部分104，所述第一部分103位于源漏掺杂层101和衬底100内，所述第二部分104位于源漏掺杂层101表面，且所述第二部分104还位于所述沟道柱102部分侧壁表面；位于沟道柱102侧壁的栅极结构，所述栅极结构包括界面层105、位于界面层105上的栅介质层106以及位于栅介质层106上的栅极层107，部分所述栅极结构还位于所述沟道柱102一侧的隔离结构表面；位于衬底上的介质层108，所述栅极结构位于所述介质层108内；位于介质层108内的第一导电结构109、第二导电结构110以及第三导电结构111，所述第一导电结构109与位于所述沟道柱102一侧的隔离结构表面的栅极结构电连接，所述第二导电结构110与所述沟道柱102顶部电连接，所述第三导电结构111与所述源漏掺杂层101电连接。
所述半导体结构中，在源漏掺杂层101上形成若干沟道柱102之后，需要在所述衬底100和源漏掺杂层101内形成沟槽，再在沟槽内和所述源漏掺杂层101上形成隔离结构，所述隔离结构的材料包括氧化硅，所述隔离结构的第一部分103和第二部分104采用可流动的化学气相沉积工艺(FCVD)同时形成，所述可流动的化学气相沉积工艺具有较好的填充能力和可流动性，能够同时填充满所述沟槽和覆盖所述源漏掺杂层101表面。在采用可流动的化学气相沉积工艺形成隔离结构之后，需要对所述隔离结构退火处理以释放所述隔离结构材料内的应力，使隔离结构致密化。
而由于所述第二部分104位于衬底100和源漏掺杂层101内的沟槽中，所述第二部分104的体积较大，所述第一部分103位于源漏掺杂层101的表面，所述第一部分103的厚度较薄。使得在退火处理后，所述第一部分103释放的应力小，收缩程度较小；所述第二部分104释放的应力较大，收缩程度也较大，从而所述第一部分103对所述源漏掺杂层101表面的应力与所述第二部分104对所述源漏掺杂层101侧壁和衬底100的应力不同，导致应力不均匀。从而使得所述第一部分103和第二部分104相互发生拉扯，使得位于所述隔离结构边缘的衬底100、源漏掺杂层101或沟道柱102的部分侧壁在拉应力的作用下发生晶格错位而造成损伤，进而使得所述半导体结构的性能受到影响。
为了解决上述问题，本发明技术方案提供一种半导体结构及其形成方法，通过先形成第一隔离结构，再形成栅介质层和位于栅介质层上的阻挡层，形成阻挡层之后，再在所述沟道柱之间的衬底内形成第二隔离结构，所述第二隔离结构顶部表面高于所述第一隔离结构顶部表面，使得高于源漏掺杂层表面的第一隔离结构和部分第二隔离结构的体积与位于衬底内的部分第二隔离结构的体积差较小。后续在对所述第一隔离结构和第二隔离结构进行退火处理时，所述高于源漏掺杂层表面的第一隔离结构和部分第二隔离结构与位于衬底内的部分第二隔离结构的热膨胀差异较小，从而应力差较小，使得应力分布较为均匀，避免了应力差较大对所述源漏掺杂层造成挤压或拉扯而影响源漏掺杂层结构的情况，从而提升了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图2至9是本发明实施例中半导体结构形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200上具有源漏掺杂层201。
所述源漏掺杂层201内具有掺杂离子。所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
在本实施例中，所述源漏掺杂层201的形成工艺包括离子注入工艺。在其他实施例中，所述源漏掺杂层的形成工艺包括原位掺杂工艺。
在本实施例中，所述源漏掺杂层201的厚度范围为3nm～30nm。
在本实施例中，所述衬底200的材料为单晶硅；在其他实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。
请参考图3，在源漏掺杂层201上形成若干沟道柱202。
所述沟道柱202的形成方法包括：在所述衬底200上形成沟道材料层(未图示)；在所述沟道材料层表面形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述沟道材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述源漏掺杂层201表面，在所述源漏掺杂层201上形成所述沟道柱202。
在本实施例中，所述沟道柱202的材料包括硅。在其他实施例中，所述沟道柱的材料包括锗、锗化硅、砷化镓等半导体材料。
刻蚀所述沟道材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺；形成所述沟道材料层的工艺包括物理气相沉积工艺、外延生长工艺或原子层沉积工艺。
在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的沟道柱202；形成所述沟道材料层的工艺包括物理气相沉积工艺，所述物理气相沉积工艺能够形成结构致密且厚度较厚的沟道材料层。
在本实施例中，所述图形化的掩膜层的材料包括光刻胶；形成所述图形化的掩膜层的工艺包括旋涂工艺。
在其他实施例中，所述图形化的掩膜层包括硬掩膜层和位于硬掩膜层上的光刻胶层，所述硬掩膜层的材料包括氧化硅或氮化硅。
在本实施例中，还包括：在所述沟道柱202顶部表面形成保护层(未标示)，所述保护层用于保护所述沟道柱202的顶部在后续的工艺中不受损伤。所述保护层的材料包括氮化硅。
在其他实施例中，能够不形成所述保护层。
在形成所述沟道柱202之后，去除所述图形化的掩膜层。在本实施例中，去除所述图形化的掩膜层的工艺包括灰化工艺。
请继续参考图3，在所述源漏掺杂层201表面形成第一隔离结构203，所述第一隔离结构203位于所述沟道柱202部分侧壁表面，且所述第一隔离结构203顶部表面低于所述沟道柱202顶部表面。
所述第一隔离结构203用于对器件进行电隔离。
所述第一隔离结构203的形成方法包括：在所述衬底200上形成第一隔离材料层(未图示)；回刻蚀所述第一隔离材料层，形成所述第一隔离结构203。
所述第一隔离结构203的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述第一隔离材料层的工艺包括可流动的化学气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第一隔离结构203的材料包括氧化硅；形成所述第一隔离材料层的工艺包括可流动的化学气相沉积工艺，所述可流动的化学气相沉积工艺能够形成结构致密且厚度较厚的第一隔离材料层。
所述保护层的材料包括氮化硅，所述氮化硅与氧化硅具有较大的刻蚀选择比，从而在回刻蚀所述第一隔离材料层形成第一隔离结构203时，所述保护层能够保护所述沟道柱的顶部表面不受刻蚀工艺的损伤。
请参考图4，在所述第一隔离结构203表面、沟道柱202顶部表面和侧壁表面形成界面层204；在所述界面层204表面形成栅介质层205。
所述界面层204的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。形成所述界面层204的工艺包括原位水汽生成工艺、原子层沉积工艺或化学气相沉积工艺。
在本实施例中，所述界面层204的材料包括氧化硅；形成所述界面层204的工艺包括原子层沉积工艺，所述原子层沉积工艺能够在所述沟道柱202侧壁表面和第一隔离结构203表面形成结构致密且厚度较薄的界面层204。
所述栅介质层205的材料包括高K(大于3.9)介电材料，所述高K介电材料包括氧化铪或氧化铝。形成所述栅介质层205的工艺包括原子层沉积工艺或化学气相沉积工艺。在本实施例中，形成所述栅介质层205的工艺包括原子层沉积工艺，所述原子层沉积工艺能够形成结构致密且厚度较薄的栅介质层205。
所述栅介质层205的介电常数较高，所述沟道柱202的介电常数较低。所述界面层204用于对所述栅介质层205和所述沟道柱202的界面进行过渡。
所述界面层204和栅介质层205位于所述第一隔离结构203表面，使得后续在所述沟道柱202之间的衬底200内形成第二隔离结构后，能够增加所述第二隔离结构顶部表面高于所述第一隔离结构203顶部表面的程度，也增加了所述第二隔离结构顶部表面高于所述源漏掺杂层201顶部表面的程度。
请参考图5，在所述源漏掺杂层201表面、沟道柱202顶部表面和侧壁表面形成阻挡层206。
所述阻挡层206能够保护所述栅介质层205表面，避免所述栅介质层205受到后续工艺的损伤；同时，所述界面层204、栅介质层205和阻挡层206位于所述第一隔离结构203表面，使得后续在所述沟道柱202之间的衬底200内形成第二隔离结构后，能够增加所述第二隔离结构顶部表面高于所述第一隔离结构203顶部表面的程度，也增加了所述第二隔离结构顶部表面高于所述源漏掺杂层201顶部表面的程度。
所述阻挡层206的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。形成所述阻挡层206的工艺包括原子层沉积工艺或化学气相沉积工艺。
在本实施例中，所述阻挡层206的材料包括氮化硅；形成所述阻挡层206的工艺包括原子层沉积工艺，所述原子层沉积工艺能够在所述沟道柱202侧壁表面和栅介质层205表面形成结构致密且厚度较薄的阻挡层206。
所述阻挡层206的厚度范围包括为2nm～10nm。
所述2nm～10nm的阻挡层206，若所述阻挡层206厚度太薄，则所述阻挡层206对所述栅介质层205的保护效果不好，也无法增加后续形成的第二隔离结构顶部表面高于所述源漏掺杂层201顶部表面的程度；若所述阻挡层206厚度太厚，则后续去除所述阻挡层206的工艺难度较大，不利于生产。
形成阻挡层206之后，在所述沟道柱202之间的衬底200内形成第二隔离结构，所述第二隔离结构顶部表面高于所述第一隔离结构203顶部表面。具体形成过程请参考图6和图7。
请参考图6，在所述阻挡层206表面形成掩膜层(未图示)，所述掩膜层暴露出沟道柱202之间的部分阻挡层206表面；以所述掩膜层为掩膜，刻蚀所述阻挡层206、栅介质层205、界面层204、第一隔离结构203、源漏掺杂层201和衬底200，形成隔离开口207。
所述隔离开口207用于后续在所述隔离开口207内形成第二隔离结构。
刻蚀所述阻挡层206、栅介质层205、界面层204、第一隔离结构203、源漏掺杂层201和衬底200的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，刻蚀所述阻挡层206、栅介质层205、界面层204、第一隔离结构203、源漏掺杂层201和衬底200的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的隔离开口207，有利于提升器件尺寸的均匀性。
所述隔离开口207的深度范围为50nm～500nm。后续在所述深度范围的隔离开口207内形成的第二隔离结构，对所述半导体器件具有较好的隔离作用。
在本实施例中，所述掩膜层的材料包括光刻胶；形成所述掩膜层的工艺包括旋涂工艺。在其他实施例中，所述掩膜层包括硬掩膜层和位于硬掩膜层上的光刻胶层，所述硬掩膜层的材料包括氧化硅或氮化硅。
形成隔离开口207之后，去除所述掩膜层；去除所述掩膜层的工艺包括灰化工艺。
请参考图7，在所述隔离开口207内和衬底200表面形成第二隔离材料层(未图示)；回刻蚀所述隔离材料层，直至暴露出所述阻挡层206表面，形成所述第二隔离结构208。
所述第二隔离结构208的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述第二隔离材料层的工艺包括可流动的化学气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第二隔离结构208的材料包括氧化硅；形成所述第二隔离材料层的工艺包括可流动的化学气相沉积工艺，所述可流动的化学气相沉积工艺的参数包括：气体包括N(SiH3)3、氨气和氧气的混合气体；混合气体的总流量为10标准毫升每分钟～5000标准毫升每分钟；温度为30摄氏度～500摄氏度；所述可流动的化学气相沉积工艺能够形成结构致密且厚度较厚的第二隔离材料层。
在本实施例中，所述第二隔离结构208顶部表面高于所述第一隔离结构203顶部表面的差值范围为2nm～5nm；所述第二隔离结构208顶部表面高于所述源漏掺杂层201表面的差值范围为5nm～50nm；位于衬底200内的第二隔离结构208的深度范围为30nm～200nm。使得高于源漏掺杂层201表面的第一隔离结构203和部分第二隔离结构208的体积与位于衬底200内的部分第二隔离结构208的体积差较小，后续在对所述第一隔离结构203和第二隔离结构208进行退火处理时，所述高于源漏掺杂层201表面的第一隔离结构203和部分第二隔离结构208与位于衬底200内的部分第二隔离结构208的热膨胀差异较小，从而应力差较小，使得应力分布较为均匀，避免了应力差较大对所述源漏掺杂层201造成挤压或拉扯而影响源漏掺杂层结构的情况，从而提升了半导体结构的性能。
形成第二隔离结构208之后，还包括：对所述第二隔离结构208和第一隔离结构203进行退火处理；所述退火处理的参数包括：温度为850摄氏度～1300摄氏度；时间为0.005秒～10秒。
至此，形成的第二隔离结构208，所述第二隔离结构208顶部表面高于所述第一隔离结构203顶部表面，使得高于源漏掺杂层201表面的第一隔离结构203和部分第二隔离结构208的体积与位于衬底200内的部分第二隔离结构208的体积差较小。在对所述第一隔离结构203和第二隔离结构208进行退火处理时，所述高于源漏掺杂层201表面的第一隔离结构203和部分第二隔离结构208与位于衬底200内的部分第二隔离结构208的热膨胀差异较小，从而应力差较小，使得应力分布较为均匀，避免了应力差较大对所述源漏掺杂层201造成挤压或拉扯而影响源漏掺杂层结构的情况，从而提升了半导体结构的性能。
请参考图8，去除所述阻挡层206；去除所述阻挡层206之后，在所述栅介质层205上形成栅极层209，所述栅极层209包括第一部分和第二部分，所述第一部分包围所述沟道柱202，所述第二部分位于所述沟道柱202一侧的栅介质层205表面。
去除所述阻挡层206的工艺包括干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，去除所述阻挡层206的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺能够将所述阻挡层206去除干净，避免所述阻挡层206去除不干净，后续在所述栅介质层205上形成栅极层后，影响所述半导体结构的性能。
所述栅极层209的形成方法包括：在所述栅介质层205上形成栅极材料层(未图示)；在所述栅极材料层上形成图形化的掩膜层(未图示)；以所述图形化的掩膜层为掩膜刻蚀所述栅极材料层，直至暴露出所述栅介质层205表面，形成所述栅极层209。
所述栅极层209的材料包括金属，所述金属包括铜、钨或铝；形成所述栅极材料层的工艺包括物理气相沉积工艺或电镀工艺；刻蚀所述栅极材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。
在本实施例中，所述栅极层209的材料包括钨；形成所述栅极材料层的工艺包括物理气相沉积工艺；刻蚀所述栅极材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好的栅极层209。
请参考图9，在所述衬底200上形成层间介质层210，所述沟道柱202位于所述层间介质层210内；在所述层间介质层210内形成第一导电结构211、第二导电结构212和第三导电结构213，所述第一导电结构211与所述栅极层209的第二部分电连接，所述第二导电结构212与所述沟道柱202顶部电连接，所述第三导电结构213与所述源漏掺杂层201电连接。
所述层间介质层210的形成方法包括：在所述衬底200上形成介质材料层(未图示)，所述介质材料层覆盖所述沟道柱202顶部表面；平坦化所述介质材料层，形成所述层间介质层210。
所述层间介质层210的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述介质材料层的工艺包括化学气相沉积工艺或原子层沉积工艺。
在本实施例中，所述层间介质层210的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积工艺，所述化学气相沉积工艺能够快速形成厚度较厚且结构致密的介质材料层。
所述第一导电结构211、第二导电结构212和第三导电结构213的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
至此，形成的所述半导体结构，所述第二隔离结构顶部表面高于所述第一隔离结构顶部表面，使得高于源漏掺杂层表面的第一隔离结构和部分第二隔离结构的体积与位于衬底内的部分第二隔离结构的体积差较小。在对所述第一隔离结构和第二隔离结构进行退火处理时，所述高于源漏掺杂层表面的第一隔离结构和部分第二隔离结构与位于衬底内的部分第二隔离结构的热膨胀差异较小，从而应力差较小，使得应力分布较为均匀，避免了应力差较大对所述源漏掺杂层造成挤压或拉扯而影响源漏掺杂层结构的情况，从而提升了半导体结构的性能。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图9，包括：衬底200，所述衬底200上具有源漏掺杂层201；位于源漏掺杂层201上的若干沟道柱202；位于源漏掺杂层201上的第一隔离结构203；位于相邻沟道柱202之间衬底200内的第二隔离结构208，所述第二隔离结构208顶部表面高于所述第一隔离结构203顶部表面；位于沟道柱202侧壁表面的界面层204、位于界面层204表面的栅介质层205以及位于栅介质层205表面的栅极层209；位于衬底200上的层间介质层210；位于介质层210内的第一导电结构211、第二导电结构212和第三导电结构213，所述第一导电结构211与所述栅极层209电连接，所述第二导电结构212与所述沟道柱202顶部电连接，所述第三导电结构213与所述源漏掺杂层201电连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有源漏掺杂层；
在源漏掺杂层上形成若干沟道柱；
在源漏掺杂层上形成第一隔离结构，所述第一隔离结构位于所述沟道柱部分侧壁表面，且所述第一隔离结构表面低于所述沟道柱顶部表面；
在所述源漏掺杂层表面、沟道柱顶部表面和侧壁表面形成界面层；
在所述界面层表面形成栅介质层；
形成第一隔离结构之后，在源漏掺杂层表面、沟道柱顶部表面和侧壁表面形成阻挡层；
形成阻挡层之后，在所述沟道柱之间的衬底内形成第二隔离结构，所述第二隔离结构顶部表面高于所述第一隔离结构顶部表面；
对所述第二隔离结构和第一隔离结构进行退火处理；
去除所述阻挡层；
去除所述阻挡层之后，在所述栅介质层上形成栅极层，所述栅极层包括第一部分和第二部分，所述第一部分包围所述沟道柱，所述第二部分位于所述沟道柱一侧的栅介质层表面。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二隔离结构的形成方法包括：在所述阻挡层表面形成掩膜层，所述掩膜层暴露出沟道柱之间的部分阻挡层表面；以所述掩膜层为掩膜，刻蚀所述阻挡层、第一隔离结构、源漏掺杂层和衬底，形成隔离开口；在所述隔离开口内和衬底表面形成第二隔离材料层；回刻蚀所述隔离材料层，直至暴露出所述阻挡层表面，形成所述第二隔离结构。
3.如权利要求2所述半导体结构的形成方法，其特征在于，形成所述第二隔离材料层的工艺包括可流动的化学气相沉积工艺；所述可流动的化学气相沉积工艺的参数包括：气体包括N(SiH3)3、氨气和氧气的混合气体；混合气体的总流量为10标准毫升每分钟～5000标准毫升每分钟；温度为30摄氏度～500摄氏度。
4.如权利要求2所述半导体结构的形成方法，其特征在于，所述隔离开口的深度范围为50nm～500nm。
5.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二隔离结构顶部表面高于所述第一隔离结构顶部表面的差值范围为2nm～5nm；所述第二隔离结构顶部表面高于所述源漏掺杂层表面的差值范围为5nm～50nm。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一隔离结构的形成方法包括：在所述源漏掺杂层表面、所述沟道柱的侧壁表面和顶部表面形成第一隔离材料层；回刻蚀所述第一隔离材料层，形成所述第一隔离结构。
7.如权利要求6所述半导体结构的形成方法，其特征在于，形成所述第一隔离材料层的工艺包括可流动的化学气相沉积工艺。
8.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一隔离结构的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二隔离结构的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。
10.如权利要求1所述半导体结构的形成方法，其特征在于，所述阻挡层的厚度范围为2nm～10nm。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述阻挡层的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。
12.如权利要求1所述半导体结构的形成方法，其特征在于，所述界面层的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅。
13.如权利要求1所述半导体结构的形成方法，其特征在于，所述退火处理的参数包括：温度为850摄氏度～1300摄氏度；时间为0.005秒～10秒。
14.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在所述衬底上形成层间介质层；在所述层间介质层内形成第一导电结构、第二导电结构和第三导电结构，所述第一导电结构与所述源漏掺杂层电连接，所述第二导电结构与所述沟道柱顶部电连接，所述第三导电结构与所述栅极层的第二部分电连接。
15.如权利要求1所述半导体结构的形成方法，其特征在于，所述栅极层的形成方法包括：在所述栅介质层上形成栅极材料层；在所述栅极材料层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜刻蚀所述栅极材料层，直至暴露出所述第一隔离结构表面，形成所述栅极层。
16.一种如权利要求1至15任一项方法形成的半导体结构。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102884630A (zh) * | 2009-11-17 | 2013-01-16 | 苏沃塔公司 | 电子设备和系统及其生产和使用方法 |
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| US10043900B1 (en) * | 2017-03-20 | 2018-08-07 | International Business Machines Corporation | Vertical transport Fin field effect transistors on a substrate with varying effective gate lengths |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102884630A (zh) * | 2009-11-17 | 2013-01-16 | 苏沃塔公司 | 电子设备和系统及其生产和使用方法 |
| US9847334B1 (en) * | 2016-11-18 | 2017-12-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device with channel layer |
| US10043900B1 (en) * | 2017-03-20 | 2018-08-07 | International Business Machines Corporation | Vertical transport Fin field effect transistors on a substrate with varying effective gate lengths |
| CN110364483A (zh) * | 2018-03-26 | 2019-10-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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