CN113903805B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，包括：衬底，衬底包括第一区和若干个第二区；位于衬底上的沟道柱；位于衬底上的第一隔离层；位于第一区上的第一隔离层内的开口，开口暴露出沟道柱的部分侧壁；位于沟道柱侧壁和第一隔离层的部分表面的栅极结构。通过位于第一区上的第一隔离层内的开口，开口暴露出沟道柱的部分侧壁，使得沟道柱暴露出的侧壁面积增加，进而栅极结构覆盖沟道柱侧壁的面积增大，对应的形成的沟道区的在垂直于衬底表面方向上的长度也增加，通过沟道柱的长度增加，降低了短沟道效应，以此提升最终形成的半导体结构的性能。另外，在位于第二区上的第一隔离层厚度大于第一区的第一隔离层的厚度，使得栅极结构与衬底之间的寄生电容较小。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效的提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底，所述衬底包括第一区和若干个第二区，所述第一区位于相邻的所述第二区之间；位于所述衬底上的沟道柱，所述沟道柱还位于所述第一区上；位于所述衬底上的第一隔离层，所述第一隔离层覆盖所述沟道柱的部分侧壁，且所述第一隔离层的顶部表面低于所述沟道柱的顶部表面；位于所述第一区上的第一隔离层内的开口，所述开口暴露出所述沟道柱的部分侧壁，所述开口的底部表面高于所述第一隔离层的底部表面；位于所述沟道柱侧壁和所述第一隔离层的部分表面的栅极结构，所述栅极结构填充满所述开口。
可选的，还包括：位于所述第一隔离层上形成介质层，所述介质层覆盖所述栅极结构，且所述介质层暴露出所述栅极结构的顶部表面。
可选的，还包括：位于所述介质层和所述栅极结构上的第二隔离层。
可选的，所述衬底包括基底以及位于所述基底上的第一源漏掺杂层，所述沟道柱与所述第一隔离层位于所述第一源漏掺杂层上。
可选的，还包括：位于所述沟道柱的顶部的第二源漏掺杂层。
可选的，还包括：位于所述衬底、栅极结构以及沟道柱上的导电结构，所述导电结构包括：第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞位于所述栅极结构上，所述第二导电插塞位于所述第二源漏掺杂层上，所述第三导电插塞位于所述第一源漏掺杂层上。
可选的，所述第一隔离层的顶部表面至底部表面的间距为5nm～20nm。
可选的，所述开口的底部表面与所述第一隔离层的底部表面之间的间距为3nm～8nm。
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区和若干个第二区，所述第一区位于相邻的所述第二区之间；在所述衬底上形成沟道柱，所述沟道柱位于所述第一区上；在所述衬底上形成第一隔离层，所述第一隔离层覆盖所述沟道柱的部分侧壁，且所述第一隔离层的顶部表面低于所述沟道柱的顶部表面；在所述第一区上的第一隔离层内形成开口，所述开口暴露出所述沟道柱的部分侧壁，且所述开口的底部表面高于所述第一隔离层的底部表面；在所述沟道柱侧壁和所述第一隔离层的部分表面形成栅极结构，所述栅极结构填充满所述开口。
可选的，所述开口的形成方法包括：在所述第一隔离层上形成第一牺牲层，所述第一牺牲层位于所述第一区上，且所述第一牺牲层覆盖所述沟道柱；在所述第一隔离层上形成第二牺牲层，所述第二牺牲层覆盖所述第一牺牲层的侧壁；在形成所述第二牺牲层之后，去除所述第一牺牲层，在所述第二牺牲层内形成牺牲层开口，所述牺牲层开口暴露出所述第一隔离层的顶部表面和沟道柱的侧壁表面；刻蚀所述牺牲层开口暴露出的所述第一隔离层，在所述第一隔离层内形成所述开口；在形成所述开口之后，去除所述第二牺牲层。
可选的，所述第一牺牲层的材料与所述第二牺牲层的材料不同。
可选的，在形成所述栅极结构的过程中，还包括：在所述第一隔离层上形成介质层，所述介质层覆盖所述栅极结构，且所述介质层暴露出所述栅极结构的顶部表面。
可选的，在形成所述介质层之后，还包括：在所述介质层和所述栅极结构上形成第二隔离层。
可选的，所述衬底包括基底以及位于所述基底上的第一源漏掺杂层；所述沟道柱与所述第一隔离层位于所述第一源漏掺杂层上。
可选的，在形成所述第二隔离层之后，还包括：在所述沟道柱的顶部形成第二源漏掺杂层。
可选的，在所述衬底、栅极结构以及沟道柱上形成导电结构，所述导电结构包括：第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞位于所述栅极结构上，所述第二导电插塞位于所述第二源漏掺杂层上，所述第三导电插塞位于所述第一源漏掺杂层上。
可选的，所述第一导电插塞、第二导电插塞以及第三导电插塞同时形成。
可选的，所述第一导电插塞、第二导电插塞以及第三导电插塞的形成方法包括：在所述第一隔离层、介质层以及第二隔离层内形成第一导电开口、第二导电开口以及第三导电开口，所述第一导电开口暴露出所述栅极结构的表面，所述第二导电开口暴露出所述第二源漏掺杂层的顶部表面，所述第三导电开口暴露出所述第一源漏掺杂层的顶部表面；在所述第一导电开口内形成所述第一导电插塞，在所述第二导电开口内形成所述第二导电插塞，在所述第三导电开口内形成所述第三导电插塞。
可选的，述第一隔离层的顶部表面至底部表面的间距为5nm～20nm。
可选的，所述开口的底部表面与所述第一隔离层的底部表面之间的间距为3nm～8nm。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的结构中，通过位于所述第一区上的第一隔离层内的开口，所述开口暴露出所述沟道柱的部分侧壁，使得所述沟道柱暴露出的侧壁面积增加，进而所述栅极结构覆盖所述沟道柱侧壁的面积增大，对应的形成的沟道区的在垂直于衬底表面方向上的长度也增加，通过所述沟道柱的长度增加，降低了短沟道效应，以此提升最终形成的半导体结构的性能。另外，在位于所述第二区上的第一隔离层厚度大于所述第一区的第一隔离层的厚度，使得所述栅极结构与所述衬底之间的寄生电容较小。
进一步，所述开口的底部表面与所述第一隔离层的底部表面之间的间距为3nm～8nm。该范围的间距既能够保证所述第一隔离层能够在沟道区与所述第一源漏掺杂层之间具有较好的隔离效果，同时也能够保证所述第一源漏掺杂层对所述沟道区具有较好的控制效果，降低短沟道效应。
在本发明技术方案的形成方法中，通过在所述第一区上的第一隔离层内形成开口，所述开口暴露出所述沟道柱的部分侧壁，使得所述沟道柱暴露出的侧壁面积增加，进而所述栅极结构覆盖所述沟道柱侧壁的面积增大，对应的形成的沟道区的在垂直于衬底表面方向上的长度也增加，通过所述沟道柱的长度增加，降低了短沟道效应，以此提升最终形成的半导体结构的性能。另外，在位于所述第二区上的第一隔离层厚度大于所述第一区的第一隔离层的厚度，使得所述栅极结构与所述衬底之间的寄生电容较小。
进一步，所述开口的底部表面与所述第一隔离层的底部表面之间的间距为3nm～8nm。该范围的间距仅能够保证所述第一隔离层能够在沟道区与所述第一源漏掺杂层之间具有较好的隔离效果，同时也能够保证所述第一源漏掺杂层对所述沟道区具有较好的控制效果，降低短沟道效应。
附图说明
图1是一种半导体结构的形成方法中各步骤结构示意图；
图2至图15是本发明半导体结构的形成方法一实施例各步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。以下将结合附图进行具体说明。
请参考图1，提供衬底100；在所述衬底100上形成第一源漏掺杂层101；在所述第一源漏掺杂层101上形成沟道柱102；在所述第一源漏掺杂层101上形成第一隔离层103，所述第一隔离层103覆盖部分所述沟道柱102的侧壁，所述第一隔离层103的顶部表面低于所述沟道柱102的顶部表面；在所述沟道柱102侧壁以及第一隔离层103上形成栅极结构104；在所述第一源漏掺杂层101上形成第一导电插塞105；在位于所述第一隔离层103上的栅极结构104上形成第二导电插塞106。
在本实施例中，由于所述第一隔离层103覆盖所述沟道柱102的侧壁较多，使得所述沟道柱暴露出的侧壁面积有限，进而使得后续所形成的沟道区的面积也有限，容易出现短沟道效应，使得最终的半导体结构的性能降低。
在此基础上，本发明提供一种半导体结构及其形成方法，通过在所述第一区上的第一隔离层内形成开口，所述开口暴露出所述沟道柱的部分侧壁，使得所述沟道柱暴露出的侧壁面积增加，进而所述栅极结构覆盖所述沟道柱侧壁的面积增大，对应的形成的沟道区的在垂直于衬底表面方向上的长度也增加，通过所述沟道柱的长度增加，降低了短沟道效应，以此提升最终形成的半导体结构的性能。另外，在位于所述第二区上的第一隔离层厚度大于所述第一区的第一隔离层的厚度，使得所述栅极结构与所述衬底之间的寄生电容较小。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图2至图15是本发明实施例的一种半导体结构形成过程的结构示意图。
请参考图2，提供衬底，所述衬底包括第一区I和若干个第二区II，所述第一区I位于相邻的所述第二区II之间。
在本实施例中，所述衬底包括：基底200以及位于所述基底200上的第一源漏掺杂层201。
所述基底200的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施例中，所述基底200的材料为硅。
在本实施例中，所述衬底的形成方法包括：提供初始衬底(未图示)，对所述初始衬底进行离子注入处理，形成所述衬底，所述衬底包括所述第一源漏掺杂层201和所述基底200。
在其他实施例中，所述衬底的形成方法还可以包括：提供所述基底；采用外延生长工艺在所述基底上形成外延层；在所述外延生长过程中对所述外延层进行原位掺杂，在所述外延层中掺入源漏离子，形成所述第一源漏掺杂层，由所述第一源漏掺杂层和所述基底构成所述衬底。
所述第一源漏掺杂层201内具有源漏离子，所述源漏离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。在本实施例中，第一源漏掺杂层201内具有的源漏离子为N型离子。
请参考图3，在所述衬底上形成沟道柱202，所述沟道柱202位于所述第一区I上。
在本实施例中，所述沟道柱202的形成方法包括：在所述第一源漏掺杂层201上形成沟道材料层(未图示)；在所述沟道材料层表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分所述沟道材料层表面；以所述第一掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述第一源漏掺杂层201表面，形成所述沟道柱202。
在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺。
在本实施例中，所述沟道柱202的材料采用硅；在其他实施例中，所述沟道柱的材料还可以包括锗、锗化硅、砷化镓等半导体材料。
在本实施例中，形成所述沟道材料层的工艺采用外延生长工艺；在其他实施例中，形成所述沟道材料层的工艺还可以为物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第一掩膜层的材料包括光刻胶；在其他实施例中，所述第一掩膜层的材料包括硬掩膜材料，所述硬掩膜材料包括氧化硅或氮化硅。
在本实施例中，形成所述第一掩膜层的工艺采用旋涂工艺。
在本实施例中，在形成所述沟道柱202之后，去除所述第一掩膜层，去除所述第一掩膜层的工艺包括灰化工艺。
请参考图4，在所述衬底上形成第一隔离层203，所述第一隔离层203覆盖所述沟道柱202的部分侧壁，且所述第一隔离层203的顶部表面低于所述沟道柱202的顶部表面。
在本实施例中，所述第一隔离层203的形成方法包括：在所述第一源漏掺杂层201上形成初始第一隔离层(未图示)，所述初始第一隔离层覆盖所述沟道柱202；对所述初始第一隔离层进行平坦化处理，直至暴露出所述沟道柱202顶部表面为止；在平坦化处理之后，刻蚀去除部分所述初始第一隔离层，形成所述第一隔离层203，所述第一隔离层203的顶部表面低于所述沟道柱202的顶部表面。
在本实施例中，所述初始第一隔离层的材料采用氧化硅；在其他实施例中，所述初始第一隔离层的材料还可以包括氮化硅或氮碳化硅。
在本实施例中，所述平坦化处理的工艺采用化学机械打磨工艺；在其他实施例中，所述平坦化处理的工艺还可以为湿法刻蚀工艺或干法刻蚀工艺。
在本实施例中，刻蚀去除部分所述初始第一隔离层的工艺采用湿法刻蚀工艺；在其他实施例中，刻蚀去除部分所述初始第一隔离层的工艺还可以包括干法刻蚀工艺。
在本实施例中，所述第一隔离层203的顶部表面至底部表面的间距为5nm～20nm。
在形成所述第一隔离层203之后，还包括：在所述第一区I上的第一隔离层203内形成开口，所述开口暴露出所述沟道柱202的部分侧壁，且所述开口的底部表面高于所述第一隔离层203的底部表面。所述开口的具体形成过程请参考图5至图8。
请参考图5，在所述第一隔离层203上形成第一牺牲层204，所述第一牺牲层204位于所述第一区I上，且所述第一牺牲层204覆盖所述沟道柱202。
在本实施例中，所述第一牺牲层204的形成方法包括：在所述第一隔离层203上形成第一牺牲膜(未图示)；在所述第一牺牲膜表面形成第二掩膜层(未图示)，所述第二掩膜层暴露出部分所述第一牺牲膜表面；以所述第二掩膜层为掩膜刻蚀所述第一牺牲膜，直至暴露出所述第一隔离层203表面，形成所述第一牺牲层204。
在本实施例中，所述第一牺牲层204为抗反射涂层。
请参考图6，在所述第一隔离层203上形成第二牺牲层205，所述第二牺牲层205覆盖所述第一牺牲层204的侧壁。
在本实施例中，所述第一牺牲层204的材料与所述第二牺牲层205的材料不同。所述第二牺牲层205的材料采用无定形碳。通过采用不同材料的所述第一牺牲层204与所述第二牺牲层205，其目的在于：在后续去除所述第一牺牲层204时减小对所述第二牺牲层205的刻蚀损伤，保证图形传递的精准性。
请参考图7，在形成所述第二牺牲层205之后，去除所述第一牺牲层204，在所述第二牺牲层205内形成牺牲层开口206，所述牺牲层开口206暴露出所述第一隔离层203的顶部表面和沟道柱202的侧壁表面。
在本实施例中，去除所述第一牺牲层204的工艺采用湿法刻蚀工艺；在其他实施例中，去除所述第一牺牲层的工艺还可以采用干法刻蚀工艺。
请参考图8，刻蚀所述牺牲层开口206暴露出的所述第一隔离层203，在所述第一隔离层203内形成所述开口207。
通过所述第一隔离层203内形成开口207，且所述开口207位于所述第一区I上，通过所述开口207暴露出所述沟道柱202的部分侧壁，使得所述沟道柱202暴露出的侧壁面积增加，进而使得后续形成的栅极结构覆盖所述沟道柱202侧壁的面积增大，对应的形成的沟道区的在垂直于衬底表面方向上的长度也增加，通过所述沟道柱202的长度增加，降低了短沟道效应，以此提升最终形成的半导体结构的性能。另外，在位于所述第二区II上的第一隔离层203厚度大于所述第一区I的第一隔离层203的厚度，使得所述栅极结构与所述衬底之间的寄生电容较小。
在本实施例中，刻蚀所述第一隔离层203的工艺采用湿法刻蚀工艺；在其他实施例中，刻蚀所述第一隔离层的工艺还可以采用干法刻蚀工艺。
在本实施例中，所述开口207的底部表面与所述第一隔离层203的底部表面之间的间距为3nm～8nm。该范围的间距既能够保证所述第一隔离层203能够在沟道区与所述第一源漏掺杂层201之间具有较好的隔离效果，同时也能够保证所述第一源漏掺杂层201对所述沟道区具有较好的控制效果，降低短沟道效应。
请参考图9，在形成所述开口207之后，去除所述第二牺牲层205。
在本实施例中，去除所述第二牺牲层205的工艺采用湿法刻蚀工艺；在其他实施例中，去除所述第二牺牲层的工艺还可以采用干法刻蚀工艺。
在去除所述第二牺牲层205之后，还包括：在所述沟道柱202侧壁和所述第一隔离层203的部分表面形成栅极结构，所述栅极结构填充满所述开口207。所述栅极结构的具体形成过程请参考图10至图12。
请参考图10，在所述第一隔离层203上形成初始栅极结构208，所述初始栅极结构208覆盖所述沟道柱202的侧壁和顶部表面。
在本实施例中，所述初始栅极结构208包括：位于所述沟道柱202的侧壁和顶部表面的栅介质层、位于所述栅介质层表面、部分所述第一隔离层203和开口207表面的功函数层、以及位于所述功函数层表面的栅极层(未标示)；在其他实施例中，所述初始栅极结构还可以不具有所述功函数层。
在本实施例中，所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9；所述高介电常数材料包括氧化铪或氧化铝；在其他实施例中，所述栅介质层的材料包括氧化硅。
请参考图11，在所述第一隔离层203上形成介质层209，所述介质层209覆盖所述初始栅极结构208的部分侧壁，且所述介质层209的顶部表面低于所述初始栅极结构208的顶部表面。
在本实施例中，所述介质层209的形成方法包括：在所述第一隔离层203上形成初始介质层(未图示)，所述初始介质层覆盖所述初始栅极结构208的侧壁和顶部表面；回刻蚀所述初始介质层，形成所述介质层209，所述介质层209的顶部表面低于所述初始栅极结构208的顶部表面。
所述介质层209的材料包括氧化硅、低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。在本实施例中，所述介质层209的材料采用氧化硅。
请参考图12，在形成所述介质层209之后，去除位于所述沟道柱202顶部和所述沟道柱202部分侧壁的初始栅极结构208，形成所述栅极结构210，所述栅极结构210的顶部表面与所述介质层209的顶部表面平齐。
在本实施例中，去除部分所述初始栅极结构208的工艺包括湿法刻蚀工艺；在其他实施例中，去除部分所述初始栅极结构的工艺还可以采用干法刻蚀工艺。
请参考图13，在形成所述介质层209之后，在所述介质层209和所述栅极结构210上形成第二隔离层211。
在本实施例中，所述第二隔离层211覆盖所述沟道柱202的顶部表面。
在本实施例中，所述第二隔离层211的材料采用氧化硅；在其他实施例中，所述第二隔离层的材料还可以采用氮化硅或氮碳化硅。
请参考图14，在形成所述第二隔离层211之后，在所述沟道柱202的顶部形成第二源漏掺杂层212。
在本实施例中，所述第二源漏掺杂层212的形成方法包括：在所述第二隔离层211内形成隔离层开口(未图示)，所述隔离层开口暴露出所述沟道柱202的顶部表面；对所述隔离层开口暴露出的所述沟道柱202进行离子注入处理，在所述沟道柱202的顶部形成所述第二源漏掺杂层212。
所述第二源漏掺杂层212内具有源漏离子，所述源漏离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。在本实施例中，所述第二源漏掺杂层212内具有的源漏离子采用N型离子。
请参考图15，在所述衬底、栅极结构210以及沟道柱202上形成导电结构。
在本实施例中，所述导电结构包括：第一导电插塞213、第二导电插塞214和第三导电插塞215，所述第一导电插塞213位于所述栅极结构210上，所述第二导电插塞214位于所述第二源漏掺杂层212上，所述第三导电插塞215位于所述第一源漏掺杂层201上。
在本实施例中，所述第一导电插塞213、第二导电插塞214以及第三导电插塞215同时形成。
在本实施例中，所述第一导电插塞213、第二导电插塞214以及第三导电插塞215的形成方法包括：在所述第一隔离层203、介质层209以及第二隔离层211内形成第一导电开口、第二导电开口以及第三导电开口(未图示)，所述第一导电开口暴露出所述栅极结构210的表面，所述第二导电开口暴露出所述第二源漏掺杂层212的顶部表面，所述第三导电开口暴露出所述第一源漏掺杂层201的顶部表面；在所述第一导电开口内形成所述第一导电插塞213，在所述第二导电开口内形成所述第二导电插塞214，在所述第三导电开口内形成所述第三导电插塞215。
在本实施例中，所述第一导电插塞213、第二导电插塞214以及第三导电插塞215的材料采用铜；在其他实施例中，所述第一导电插塞、第二导电插塞以及第三导电插塞的材料还可以采用金属，所述金属包括：钨、铝、钛、银、金、铅或者镍。
相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图15，包括：衬底，所述衬底包括第一区I和若干个第二区II，所述第一区I位于相邻的所述第二区II之间；位于所述衬底上的沟道柱202，所述沟道柱202还位于所述第一区I上；位于所述衬底上的第一隔离层203，所述第一隔离层203覆盖所述沟道柱202的部分侧壁，且所述第一隔离层203的顶部表面低于所述沟道柱202的顶部表面；位于所述第一区I上的第一隔离层203内的开口207，所述开口207暴露出所述沟道柱202的部分侧壁，所述开口207的底部表面高于所述第一隔离层203的底部表面；位于所述沟道柱202侧壁和所述第一隔离层203的部分表面的栅极结构210，所述栅极结构210填充满所述开口207；位于所述衬底、栅极结构210以及沟道柱202上的导电结构。
通过位于所述第一区I上的第一隔离层203内的开口207，所述开口207暴露出所述沟道柱202的部分侧壁，使得所述沟道柱202暴露出的侧壁面积增加，进而所述栅极结构210覆盖所述沟道柱202侧壁的面积增大，对应的形成的沟道区的在垂直于衬底表面方向上的长度也增加，通过所述沟道柱202的长度增加，降低了短沟道效应，以此提升最终形成的半导体结构的性能。另外，在位于所述第二区II上的第一隔离层203厚度大于所述第一区I的第一隔离层203的厚度，使得所述栅极结构210与所述衬底之间的寄生电容较小。
在本实施例中，还包括：位于所述第一隔离层203上形成介质层209，所述介质层209覆盖所述栅极结构210，且所述介质层209暴露出所述栅极结构210的顶部表面。
在本实施例中，还包括：位于所述介质层209和所述栅极结构210上的第二隔离层211，所述导电结构位于所述介质层209和所述第二隔离层211内。
在本实施例中，所述衬底包括基底200以及位于所述基底200上的第一源漏掺杂层201，所述沟道柱202与所述第一隔离层203位于所述第一源漏掺杂层201上。
在本实施例中，还包括：位于所述沟道柱202的顶部的第二源漏掺杂层212。
在本实施例中，所述导电结构包括：第一导电插塞213、第二导电插塞214和第三导电插塞215，所述第一导电插塞213位于所述栅极结构210上，所述第二导电插塞214位于所述第二源漏掺杂层212上，所述第三导电插塞215位于所述第一源漏掺杂层201上。
在本实施例中，所述第一隔离层203的顶部表面至底部表面的间距为5nm～20nm。
在本实施例中，所述开口207的底部表面与所述第一隔离层203的底部表面之间的间距为3nm～8nm。
所述开口207的底部表面与所述第一隔离层203的底部表面之间的间距为3nm～8nm。该范围的间距仅能够保证所述第一隔离层203能够在沟道区与所述第一源漏掺杂层201之间具有较好的隔离效果，同时也能够保证所述第一源漏掺杂层201对所述沟道区具有较好的控制效果，降低短沟道效应。
在本实施例中，所述第一导电插塞213、第二导电插塞214以及第三导电插塞215的材料采用铜；在其他实施例中，所述第一导电插塞、第二导电插塞以及第三导电插塞的材料还可以采用金属，所述金属包括：钨、铝、钛、银、金、铅或者镍。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区和若干个第二区，所述第一区位于相邻的所述第二区之间；
在所述衬底上形成沟道柱，所述沟道柱位于所述第一区上；
在所述衬底上形成第一隔离层，所述第一隔离层覆盖所述沟道柱的部分侧壁，且所述第一隔离层的顶部表面低于所述沟道柱的顶部表面；
在所述第一区上的第一隔离层内形成开口，所述开口暴露出所述沟道柱的部分侧壁，且所述开口的底部表面高于所述第一隔离层的底部表面，其中，所述开口的形成方法包括：在所述第一隔离层上形成第一牺牲层，所述第一牺牲层位于所述第一区上，且所述第一牺牲层覆盖所述沟道柱；在所述第一隔离层上形成第二牺牲层，所述第二牺牲层覆盖所述第一牺牲层的侧壁；在形成所述第二牺牲层之后，去除所述第一牺牲层，在所述第二牺牲层内形成牺牲层开口，所述牺牲层开口暴露出所述第一隔离层的顶部表面和沟道柱的侧壁表面；刻蚀所述牺牲层开口暴露出的所述第一隔离层，在所述第一隔离层内形成所述开口；在形成所述开口之后，去除所述第二牺牲层；
在所述沟道柱侧壁和所述第一隔离层的部分表面形成栅极结构，所述栅极结构填充满所述开口。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料与所述第二牺牲层的材料不同。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述栅极结构的过程中，还包括：在所述第一隔离层上形成介质层，所述介质层覆盖所述栅极结构，且所述介质层暴露出所述栅极结构的顶部表面。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在形成所述介质层之后，还包括：在所述介质层和所述栅极结构上形成第二隔离层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述衬底包括基底以及位于所述基底上的第一源漏掺杂层；所述沟道柱与所述第一隔离层位于所述第一源漏掺杂层上。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在形成所述第二隔离层之后，还包括：在所述沟道柱的顶部形成第二源漏掺杂层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述衬底、栅极结构以及沟道柱上形成导电结构，所述导电结构包括：第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞位于所述栅极结构上，所述第二导电插塞位于所述第二源漏掺杂层上，所述第三导电插塞位于所述第一源漏掺杂层上。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一导电插塞、第二导电插塞以及第三导电插塞同时形成。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一导电插塞、第二导电插塞以及第三导电插塞的形成方法包括：在所述第一隔离层、介质层以及第二隔离层内形成第一导电开口、第二导电开口以及第三导电开口，所述第一导电开口暴露出所述栅极结构的表面，所述第二导电开口暴露出所述第二源漏掺杂层的顶部表面，所述第三导电开口暴露出所述第一源漏掺杂层的顶部表面；在所述第一导电开口内形成所述第一导电插塞，在所述第二导电开口内形成所述第二导电插塞，在所述第三导电开口内形成所述第三导电插塞。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离层的顶部表面至底部表面的间距为5nm～20nm。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口的底部表面与所述第一隔离层的底部表面之间的间距为3nm～8nm。
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