CN112151605A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，形成方法包括：形成基底，所述基底包括衬底以及凸出于所述衬底的半导体柱；在所述衬底上形成源掺杂层，所述源掺杂层包围所述半导体柱的部分侧壁；形成包围所述源掺杂层露出的半导体柱部分侧壁的栅极结构，所述栅极结构露出所述半导体柱的顶部；在所述半导体柱的顶部形成漏掺杂层。本发明实施例有利于提升半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底以及凸出于所述衬底的半导体柱；在所述衬底上形成源掺杂层，所述源掺杂层包围所述半导体柱的部分侧壁；形成包围所述源掺杂层露出的半导体柱部分侧壁的栅极结构，所述栅极结构露出所述半导体柱的顶部；在所述半导体柱的顶部形成漏掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；半导体柱，凸出于所述衬底；源掺杂层，位于所述半导体柱露出的衬底上，所述源掺杂层包围于所述半导体柱的部分侧壁；栅极结构，包围所述源掺杂层露出的半导体柱的部分侧壁，所述栅极结构露出所述半导体柱的顶部；漏掺杂层，位于所述半导体柱的顶部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例形成衬底以及凸出于所述衬底的半导体柱之后，在所述衬底上形成源掺杂层，所述源掺杂层包围所述半导体柱的部分侧壁，与形成源掺杂层后形成凸出于所述源掺杂层的半导体柱的方案相比，本发明实施例先形成半导体柱，避免形成半导体柱的工艺受源掺杂层的影响，有利于改善所述半导体柱底部的缺陷问题，从而提高所述半导体柱的形成质量，且后续形成包围所述源掺杂层露出的半导体柱部分侧壁的栅极结构后，被所述栅极结构包围的半导体柱用于作为沟道，本发明实施例中所述半导体柱未形成于源掺杂层上，所述半导体柱底部未直接与源掺杂层接触，相应增加了源掺杂层与沟道的距离，有利于降低所述源掺杂层中的掺杂离子向沟道中扩散的概率；综上，本发明实施例有利于提高半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，形成基底(未标示)，所述基底包括衬底1、位于所述衬底1上的源掺杂层2；形成凸出于所述源掺杂层2的半导体柱3。其中，形成所述半导体柱3的步骤包括：采用外延工艺，形成半导体层(图未示)；图形化所述半导体层，形成所述半导体柱3。
参考图2，在所述半导体柱3的顶部形成漏掺杂层5。
参考图3，形成包围所述半导体柱3部分侧壁的栅极结构4，所述栅极结构4露出所述半导体柱3的顶部。
在半导体领域中，采用外延工艺时，越靠近外延层的底部与基底材料的界面处，外延层的晶格缺陷越多，随着外延材料的不断生长，外延材料中的晶格缺陷也越少，外延层的质量相应较高。所述形成方法中，形成所述半导体柱3的工艺包括外延工艺，所述半导体柱3底部的缺陷较多，且所述半导体柱3位于所述源掺杂层2上，靠近所述半导体柱3与源掺杂层2交界面的位置处，所述半导体柱3的质量较差。
而且所述半导体柱3底部直接与所述源掺杂层2接触，在后续工作时，所述半导体3柱用于提供器件的沟道区，所述半导体柱3与源掺杂层2的距离过近，所述源掺杂层2中的掺杂离子向沟道区扩散的概率较大。
上述两个因素，容易降低半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底以及凸出于所述衬底的半导体柱；在所述衬底上形成源掺杂层，所述源掺杂层包围所述半导体柱的部分侧壁；形成包围所述源掺杂层露出的半导体柱部分侧壁的栅极结构，所述栅极结构露出所述半导体柱的顶部；在所述半导体柱的顶部形成漏掺杂层。
本发明实施例形成衬底以及凸出于所述衬底的半导体柱之后，在所述衬底上形成源掺杂层，所述源掺杂层包围所述半导体柱的部分侧壁，与形成源掺杂层后形成凸出于所述源掺杂层的半导体柱的方案相比，本发明实施例先形成半导体柱，避免形成半导体柱的工艺受源掺杂层的影响，有利于改善所述半导体柱底部的缺陷问题，从而提高所述半导体柱的形成质量，且后续形成包围所述源掺杂层露出的半导体柱部分侧壁的栅极结构后，被所述栅极结构包围的半导体柱用于作为沟道，本发明实施例中所述半导体柱未形成于源掺杂层上，所述半导体柱底部未直接与源掺杂层接触，有利于降低所述源掺杂层中的掺杂离子向沟道中扩散的概率；综上，本发明实施例有利于提高半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4至图6，形成基底(未标示)，所述基底包括衬底100(如图6所示)以及凸出于所述衬底100的半导体柱110(如图6所示)。
本实施例在形成源掺杂层之前，形成衬底100以及凸出于所述衬底100的半导体柱110，与形成源掺杂层后形成凸出于所述源掺杂层的半导体柱的方案相比，本实施例先形成半导体柱110，避免形成半导体柱110的工艺受源掺杂层的影响，有利于改善所述半导体柱110底部的缺陷问题，从而提高所述半导体柱110的形成质量。
而且，后续在所述半导体柱110露出的衬底100上形成源掺杂层，所述半导体柱110未形成于源掺杂层上，所述半导体柱110底部未直接与源掺杂层接触，这相应增加了源掺杂层与沟道的距离，从而有利于降低所述源掺杂层中的掺杂离子向沟道中扩散的概率。
综上，本实施例通过先形成半导体柱110，有利于提高半导体结构的性能。
所述基底用于为后续形成垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述半导体柱110用于为后续形成栅极结构提供工艺平台，所述半导体柱110还用于提供器件工作时的导电沟道。
本实施例中，所述半导体柱110与衬底100的材料相同，所述半导体柱110的材料为硅。在其他实施例中，根据实际工艺需求，所述半导体柱和衬底材料还可以不同，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
如图6所示，本实施例中，所述半导体柱110的侧壁上形成有保护层104，所述保护层104露出所述半导体柱110靠近所述衬底100一侧的部分侧壁。
形成源掺杂层的工艺通常包括外延工艺，所述保护层104能够起到保护所述半导体柱110的部分侧壁的作用，从而避免后续源掺杂层覆盖所述半导体柱110的整个侧壁。也就是说，所述保护层104用于限定源掺杂层所覆盖半导体柱110的高度，从而为后续形成包围半导体柱110部分侧壁的栅极结构提供工艺基础。
为此，所述保护层104露出的半导体柱110高度等于源掺杂层的高度。
所述保护层104露出的半导体柱110高度不宜过小，也不宜过大。如果所述高度过小，源掺杂层的厚度则过小，源掺杂层的体积相应过小，容易增加半导体结构的电阻；如果所述高度过大，则所述源掺杂层的厚度相应过大，容易浪费工艺时间和工艺材料，而且在所述半导体柱110的总高度不变的情况下，容易导致源掺杂层露出的半导体柱110高度过小，半导体柱110用于提供导电沟道的部分的高度相应过小，从而容易对器件的性能产生影响，例如：导致短沟道效应变严重等。为此，本实施例中，所述保护层104露出的半导体柱110高度为5纳米至15纳米。
本实施例中，形成所述基底的步骤包括：
如图4所示，形成初始基底(未标示)，所述初始基底包括初始衬底10和凸出于所述初始衬底10的顶部半导体柱102。
所述初始衬底10为后续形成底部半导体柱和衬底提供工艺基础。所述顶部半导体柱102用于与后续形成的底部半导体柱构成半导体柱。
本实施例中，形成所述初始基底的步骤包括：提供半导体材料层(图未示)；在所述半导体材料层上形成图形化的半导体柱掩膜层103；以所述半导体柱掩膜层103为掩膜，图形化所述半导体材料层，形成所述初始衬底10和凸出于所述初始衬底10的顶部半导体柱102。
所述半导体材料层用于形成所述初始衬底10和顶部半导体柱102，从而形成所述衬底100和半导体柱110，因此，所述半导体材料层的材料与所述衬底100和半导体柱110的材料相同。本实施例中，所述半导体材料层的材料为硅。
所述半导体柱掩膜层103用于作为形成所述初始衬底10和顶部半导体柱102的刻蚀掩膜，所述半导体柱掩膜层103还能够在后续工艺步骤中保护顶部半导体柱102的顶部。
本实施例中，所述半导体柱掩膜层103的材料为氮化硅。
本实施例中，所述顶部半导体柱102的高度根据半导体柱总高度以及源掺杂层的厚度而定。具体地，所述顶部半导体柱102的高度等于半导体柱总高度与源掺杂层厚度的差值。
如图5所示，在所述顶部半导体柱102的侧壁上形成保护层104。
本实施例中，所述保护层104形成在所述初始衬底10上，所述初始衬底10为所述保护层104的形成提供工艺平台，从而降低了形成所述保护层104的工艺难度。而且，后续刻蚀所述保护层104露出的部分厚度所述初始衬底10，即可形成所述衬底，对现有制程的改动小、工艺兼容性高。
在半导体领域中，通常采用外延工艺形成源掺杂层。因此，所述保护层104与初始衬底10或顶部半导体柱102的材料不同。
所述保护层104的材料可以为氮化硅、氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。本实施例中，所述保护层104的材料为氮化硅。氮化硅为半导体工艺中常用的材料，工艺兼容性较高，且氮化硅材料与顶部半导体柱102的材料具有较大的刻蚀选择性，方便后续去除保护层104。
所述保护层104的厚度不宜过小，也不宜过大。如果所述保护层104的厚度过小，则在后续形成源掺杂层的步骤中，保护层104难以起到保护顶部半导体柱102的作用，且厚度过小容易降低所述保护层104的覆盖能力，进而降低保护层104的形成质量；如果保护层104的厚度过大，容易浪费工艺时间和材料、增加后续去除保护层104的难度，且当相邻顶部半导体柱102之间的距离过近时，相邻顶部半导体柱102侧壁上的保护层104侧壁之间的距离相应也过近或相邻保护层104容易接触，从而影响后续对初始衬底10的刻蚀，此外，所述保护层104的厚度过大时，还容易导致后续底部半导体柱的宽度过大，从而容易导致后续源掺杂层与沟道区之间的距离过大，进而导致源掺杂层到沟道区的寄生电阻较大。为此，本实施例中，所述保护层104的厚度为3纳米至8纳米。
本实施例中，形成所述保护层104的步骤包括：形成保形覆盖所述初始衬底10和顶部半导体柱102的保护膜；沿垂直于所述初始衬底10表面的方向刻蚀所述保护膜(图未示)，保留位于所述顶部半导体柱102侧壁上的剩余所述保护膜作为所述保护层104。
本实施例中，采用原子层沉积工艺形成所述保护膜，有利于提高保护膜的保形覆盖能力以及保护膜的厚度均一性，相应提高保护层104的质量。
本实施例中，采用无掩膜刻蚀(blanket etch)工艺去刻蚀所述保护膜，操作步骤简单、工艺成本低。
具体地，所述无掩膜刻蚀工艺为无掩膜干法刻蚀工艺。干法刻蚀工艺易于实现各向异性的刻蚀，从而能够在无掩膜的环境下，去除所述初始衬底10上、以及所述顶部半导体柱102的顶部上的保护膜。
本实施例中，形成所述保护膜的步骤中，所述保护膜还会覆盖所述半导体柱掩膜层103，因此，形成所述保护层104后，所述保护层104还形成于所述半导体柱掩膜层103的侧壁上
如图6所示，刻蚀所述保护层104露出的部分厚度所述初始衬底10，形成所述衬底100、以及位于所述衬底100和顶部半导体柱102之间的底部半导体柱101，所述底部半导体柱101和顶部半导体柱102用于构成所述半导体柱110。
具体地，以所述保护层104为掩膜，刻蚀所述初始衬底10。
本实施例中，采用干法刻蚀工艺刻蚀所述保护层104露出的部分厚度所述初始衬底10。采用干法刻蚀工艺有利于精确控制对初始衬底10的刻蚀量，使保护层104露出的底部半导体柱101的高度满足工艺要求，相应有利于精确控制后续源掺杂层的厚度。
因此，所述底部半导体柱101的高度等于源掺杂层的厚度。
形成所述衬底100和半导体柱110后，所述保护层104露出所述半导体柱110靠近所述衬底100一侧的部分侧壁。具体地，所述保护层104露出所述底部半导体柱101的侧壁。
本实施例中，在所述保护层104的作用下，所述半导体柱110为倒T型结构，所述半导体柱110包括底部半导体柱101和凸出于所述底部半导体柱101的顶部半导体柱102。
所述半导体柱110为倒T型结构，沿垂直于所述半导体柱110侧壁的方向，所述底部半导体柱101的宽度大于所述顶部半导体柱102的宽度，因此，后续形成包围所述底部半导体柱101侧壁的源掺杂层后，有利于进一步增大所述源掺杂层与所述沟道区之间的距离，这有利于进一步降低所述源掺杂层中的掺杂离子向沟道中扩散的概率，从而改善半导体结构的性能。
本实施例中，所述保护层104露出的半导体柱110高度为5纳米至15纳米，因此，所述底部半导体柱101的高度为5纳米至15纳米。
参考图7，在所述衬底100上形成源掺杂层115，所述源掺杂层115包围所述半导体柱110的部分侧壁。
当形成PMOS晶体管时，所述源掺杂层115的材料可以为掺杂有P型离子的锗化硅，P型离子可以为B离子、Ga离子或In离子；当形成NMOS晶体管时，所述源掺杂层115的材料可以为掺杂有N型离子的碳化硅或磷化硅，其中，N型离子可以为P离子、As离子或Sb离子。
本实施例中，采用外延工艺形成外延层，且在形成所述外延层的过程中原位自掺杂离子，形成所述源掺杂层115。
具体地，以所述衬底100、以及所述保护层104露出的半导体柱110侧壁为基础进行外延生长。因此，形成所述源掺杂层115的步骤中，所述源掺杂层115包围所述保护层104露出的半导体柱110的侧壁。本实施例中，所述保护层104露出所述底部半导体柱101的侧壁，因此，所述源掺杂层115包围所述底部半导体柱101的侧壁。
本实施例中，所述源掺杂层115包围所述底部半导体柱101的侧壁，因此，所述源掺杂层115的厚度为5纳米至15纳米。
结合参考图8，本实施例中，形成所述源掺杂层115后，还包括：去除所述保护层104(如图7所示)。
去除所述保护层104，露出所述半导体柱110，为后续形成包围所述半导体柱110侧壁的栅极结构提供工艺基础。
本实施例中，形成所述基底的步骤中，所述半导体柱110的顶部上形成有半导体柱掩膜层103，且所述半导体柱掩膜层103的材料与所述保护层104的材料相同。
因此，去除所述保护层104的步骤中，去除所述半导体柱掩膜层103。
本实施例中，采用各向同性刻蚀工艺去除所述保护层104。
具体地，可以采用各向同性的干法刻蚀工艺去除所述保护层104。通过调整干法刻蚀工艺的偏置电压和工艺压强等工艺参数即可实现各向同性的刻蚀，且干法刻蚀工艺的工艺稳定性和可控性较高，有利于减小去除保护层104的工艺对其他膜层结构(例如：半导体柱110)的影响。
结合参考图9，本实施例中，在所述衬底100上形成源掺杂层115后，所述半导体结构的形成方法还包括：在所述源掺杂层115上形成隔离材料层114，所述隔离材料层114覆盖所述源掺杂层115露出的顶部半导体柱102侧壁，且露出所述顶部半导体柱102的顶部。
所述隔离材料层114用于后续形成隔离层，从而实现后续栅极结构与所述源掺杂层115的电隔离；所述隔离材料层114覆盖所述顶部半导体柱102的侧壁且露出顶部半导体柱102的顶部，从而为后续对隔离材料层114露出的顶部半导体柱102进行离子掺杂处理形成漏掺杂层提供工艺基础，且通过将隔离材料层114作为后续进行离子掺杂处理的掩膜，有利于提高工艺整合度和工艺兼容性。
本实施例中，所述隔离材料层114的材料为氧化硅。在其他实施例中，所述隔离材料层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
参考图10，在所述半导体柱110的顶部形成漏掺杂层125。
所述漏掺杂层125与所述源掺杂层115的掺杂离子类型、以及材料均相同。
当形成PMOS晶体管时，所述漏掺杂层125的材料为掺杂P型离子的锗化硅。通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
当形成NMOS晶体管时，所述漏掺杂层125的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
本实施例中，形成所述漏掺杂层125的步骤包括：对所述隔离材料层114露出的所述顶部半导体柱102进行离子掺杂处理，掺杂有离子的部分所述顶部半导体柱102作为所述漏掺杂层125。
本实施例中，通过对隔离材料层114露出的所述顶部半导体柱102进行离子掺杂处理，形成所述漏掺杂层125，不需额外进行形成掩膜层的步骤，有利于简化工艺步骤，提高工艺整合度；而且，本实施例在形成栅极结构之前形成所述漏掺杂层125，从而在后续形成栅介质层的步骤中，不需进行去除包围所述顶部半导体柱101的顶部和部分侧壁的栅介质层的步骤，也有利于简化工艺流程、降低工艺难度。
在其他实施例中，还可以采用外延工艺在所述顶部半导体柱的顶部形成外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述漏掺杂层。
本实施例以在形成所述栅极结构之前形成所述漏掺杂层125为例。在其他实施例中，还可以在形成所述栅极结构之后，在所述顶部半导体柱的顶部形成漏掺杂层。
结合参考图11，本实施例中，在所述衬底100上形成源掺杂层115后，在所述半导体柱110露出的所述源掺杂层115上形成隔离层105，所述隔离层105覆盖所述半导体柱110的部分侧壁。具体地，所述隔离层105覆盖所述源掺杂层115露出的顶部半导体柱102的部分侧壁。
后续在所述隔离层105上形成栅极结构，所述隔离层105用于隔离所述栅极结构120与所述源掺杂层115。
本实施例中，所述隔离层105的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，形成所述隔离层105的步骤包括：在所述半导体柱110的顶部形成漏掺杂层125后，回刻蚀部分厚度的剩余所述隔离材料层114(如图10所示)，剩余所述隔离材料层114作为所述隔离层105。
本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的所述隔离材料层114(如图10所示)。干法刻蚀工艺具有各向异性刻蚀的特性，且具有较好的剖面控制性，有利于精确控制对所述隔离材料层114的刻蚀量，同时提高刻蚀效率。
参考图12至图15，形成包围所述源掺杂层115露出的半导体柱110部分侧壁的栅极结构120(如图15所示)，所述栅极结构120露出所述半导体柱110的顶部。
所述栅极结构120用于控制器件工作时导电沟道的开启或关断。
本实施例中，栅极结构120为金属栅结构。如图10所示，栅极结构120包括包围所述源掺杂层115露出的半导体柱110部分侧壁的功函数层111以及包围所述功函数层111的栅电极层112。
当形成NMOS晶体管时，所述功函数层111的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，所述功函数层111的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，所述栅电极层112的材料为镁钨合金。其他实施例中，栅电极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
相应地，形成所述栅极结构120的步骤中，所述栅极结构120包围所述隔离层105露出的半导体柱110部分侧壁。
本实施例中，形成所述栅极结构120之后，所述栅极结构120顶部低于所述漏掺杂层125的底部，使栅极结构120与漏掺杂层125相隔离，从而降低栅极结构120和漏掺杂层125之间发生桥接的概率。
本实施例中，形成所述栅极结构120的步骤包括：
如图12所示，形成保形覆盖所述隔离层105露出的顶部半导体柱102的初始栅极结构116，所述初始栅极结构116还延伸至所述半导体柱110一侧的部分所述源掺杂层115上。
本实施例中，所述初始栅极结构116包括初始功函数层107和位于所述初始功函数层107上的初始栅电极层108，其中，所述初始功函数层107和所述初始栅电极层108还覆盖所述隔离层105的部分顶部。
所述初始功函数层107和所述初始栅电极层108还覆盖所述隔离层105的部分顶部，为后续形成与所述栅极结构120电连接的栅极接触孔插塞做准备。
所述初始功函数层107为后续形成功函数层做准备；所述初始栅电极层108为后续形成栅电极层做准备。
本实施例中，通过相继进行的沉积工艺和刻蚀工艺，形成所述初始栅极结构116，使得所述初始栅极结构116露出部分源掺杂层115。
如图10至图14所示，在所述顶部半导体柱102露出的基底上形成第一介质层109(如图14所示)，所述第一介质层109覆盖所述顶部半导体柱102的部分侧壁，且所述第一介质层109的顶部低于所述漏掺杂层125的底部。
所述第一介质层109用于实现相邻器件之间的隔离，第一介质层109还为后续去除露出于第一介质层109的初始栅极结构116做准备。
因此，所述第一介质层109的材料为介质材料。本实施例中，所述第一介质层109的材料为氧化硅。在其他实施例中，所述初始介质层的材料还可以为氮化硅、氮氧化硅等其他介质材料。
本实施例中，形成所述第一介质层109的步骤包括：形成初始介质层117(如图13所示)，所述初始介质层117覆盖所述初始栅电极层108和隔离层105；去除部分厚度的所述初始介质层117，形成第一介质层109，露出所述顶部半导体柱102的顶部。
本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的所述初始介质层117。干法刻蚀工艺具有各向异性刻蚀的特性，通过选用干法刻蚀工艺，易于控制所述第一介质层109的顶面位置。
本实施例中，所述第一介质层109的顶部低于所述漏掺杂层125的底部，从而使得后续所形成的栅极结构与漏掺杂层125相隔离。
继续参考图15，去除所述第一介质层109露出的初始栅极结构116(如图13所示)，形成栅极结构120。
去除所述第一介质层109露出的初始栅极结构116后，剩余所述初始栅电极层108作为所述栅电极层112，剩余所述初始功函数层107作为所述功函数层111。
本实施例中，采用干法刻蚀工艺去除所述第一介质层109露出的初始栅极结构116。干法刻蚀工艺有利于精确控制对初始栅极结构116的去除量，并降低对其他膜层的损伤。
结合参考图12，需要说明的是，所述半导体结构的形成方法还包括：在形成所述隔离层105之后，形成所述初始栅极结构116之前，形成保形覆盖所述半导体柱110和漏掺杂层125的栅介质层106。
所述栅介质层106用于实现后续栅极结构与半导体柱110之间的电隔离。
后续形成的栅极结构为金属栅结构，因此，本实施例中，所述栅介质层106的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述栅介质层106的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
另一些实施例中，所述栅介质层可以包括栅氧化层、以及位于栅氧化层上的高k介质层，所述栅氧化层的材料相应可以为氧化硅或氮氧化硅。
本实施例中，采用原子层沉积工艺形成所述栅介质层106。其他实施例中，也可以采用化学气相沉积工艺形成所述栅介质层。
因此，继续参考图15，形成所述栅极结构120后，所述栅极结构120露出位于所述漏掺杂层125表面的栅介质层106。
本实施例中，通过保留所述漏掺杂层125表面的栅介质层106，使所述栅介质层106对漏掺杂层125起到保护作用，从而更好地实现所述漏掺杂层125和栅极结构120之间的隔离。
形成所述栅极结构120之后，后续工艺制程还包括：
参考图16，形成第二介质层113，覆盖所述第一介质层109和漏掺杂层125，所述第二介质层113与第一介质层109构成层间介质层(未标示)；在所述栅极结构120一侧的层间介质层内形成与源掺杂层115电连接的源极接触孔插塞121，在所述第二介质层113中形成与漏掺杂层125电连接的漏极接触孔插塞122，在所述栅极结构120另一侧的层间介质层内形成栅极接触孔插塞123，栅极接触孔插塞123与所述栅极结构120电连接。
所述第二介质层113也用于实现相邻器件之间的隔离。所述第二介质层113还用于为形成漏极接触孔插塞122、源极接触孔插塞121、以及栅极接触孔插塞123提供工艺平台，所述第二介质层113还用于实现相邻接触孔插塞之间的隔离。
本实施例中，所述第二介质层113与所述第一介质层109的材料相同。所述第二介质层113的材料为氧化硅。
本实施例中，所述漏极接触孔插塞122的材料为钨。
本实施例中，所述源极接触孔插塞121和所述栅极接触孔插塞123的材料与所述漏极接触孔插塞122的材料相同，在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图16，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；半导体柱110，凸出于所述衬底100；源掺杂层115，位于所述半导体柱110露出的衬底100上，所述源掺杂层115包围于所述半导体柱110的部分侧壁；栅极结构120，包围所述源掺杂层115露出的半导体柱110的部分侧壁，所述栅极结构120露出所述半导体柱110的顶部；漏掺杂层125，位于所述半导体柱110的顶部。
与所述半导体柱位于所述源掺杂层上的方案相比，本实施例中，所述源掺杂层115包围于所述半导体柱110的部分侧壁，是由于所述源掺杂层115在形成所述半导体柱110之后形成，避免形成半导体柱110的工艺受源掺杂层115的影响，有利于改善所述半导体柱110底部的缺陷问题，从而提高所述半导体柱110的形成质量，且所述半导体柱110未形成于源掺杂层115上，所述半导体柱110底部未直接与源掺杂层115接触，相应增加了源掺杂层115与沟道的距离，有利于降低所述源掺杂层115中的掺杂离子向沟道中扩散的概率，从而改善半导体结构的性能；综上，本发明实施例有利于提高半导体结构的性能。
所述衬底100为形成垂直全包围栅极晶体管提供工艺平台。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述半导体柱110用于为后续形成栅极结构提供工艺平台，所述半导体柱110还用于提供器件工作时的导电沟道。
本实施例中，所述半导体柱110与衬底100的材料相同，所述半导体柱110的材料为硅。在其他实施例中，根据实际工艺需求，所述半导体柱和衬底材料还可以不同，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述半导体柱110为倒T型结构，所述半导体柱110包括底部半导体柱101和凸出于所述底部半导体柱101的顶部半导体柱102。
所述半导体柱110为倒T型结构，沿垂直于所述半导体柱110侧壁的方向，所述底部半导体柱101的宽度大于多数顶部半导体柱102的宽度，所述源掺杂层115包围所述底部半导体柱101的侧壁，因此，器件工作时，所述源掺杂层115与沟道区之间的距离较大，这有利于进一步降低所述源掺杂层115中的掺杂离子向沟道中扩散的概率，从而改善半导体结构的性能。
所述底部半导体柱101侧壁至同一侧的顶部半导体柱102侧壁的距离不宜过小，也不宜过大。所述底部半导体柱101通过在顶部半导体柱102的侧壁上形成保护层之后刻蚀部分厚度的初始衬底形成，如果所述距离过小，容易增加所述底部半导体柱101的形成难度；如果所述距离过大，在器件工作时，容易导致所述源掺杂层115至沟道区的距离过大，进而容易导致源掺杂层115至沟道区的寄生电阻较大。为此，本实施例中，所述底部半导体柱101侧壁至同一侧的顶部半导体柱102侧壁的距离为3纳米至8纳米。
当形成PMOS晶体管时，所述源掺杂层115的材料可以为掺杂有P型离子的锗化硅，P型离子可以为B离子、Ga离子或In离子；当形成NMOS晶体管时，所述源掺杂层115的材料可以为掺杂有N型离子的碳化硅或磷化硅，其中，N型离子可以为P离子、As离子或Sb离子。
所述源掺杂层115的厚度不宜过小，也不宜过大。如果所述源掺杂层115的厚度过小，源掺杂层115的体积相应过小，容易增加半导体结构的电阻；如果所述源掺杂层115的厚度过大，容易浪费工艺时间和工艺材料，而且在所述半导体结构110的总高度不变的情况下，容易导致源掺杂层115露出的半导体柱110的高度过小，半导体柱110用于提供导电沟道的部分相应过小，容易对器件的性能产生影响，例如：导致短沟道效应加重等。为此，本实施例中，所述源掺杂层115的厚度为5纳米至15纳米。
本实施例中，所述源掺杂层115包围所述底部半导体柱101的侧壁，因此，所述底部半导体柱101的高度为5纳米至15纳米。
本实施例中，所述半导体结构还包括：隔离层105，位于所述栅极结构120和所述源掺杂层115之间，且所述隔离层105覆盖所述半导体柱110的部分侧壁。具体地，所述隔离层105覆盖所述顶部半导体柱102的部分侧壁。
所述隔离层105用于隔离所述栅极结构120与所述源掺杂层115。
本实施例中，所述隔离层105的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
所述栅极结构120包围所述隔离层105露出的半导体柱110的部分侧壁。
所述栅极结构120用于控制器件工作时导电沟道的开启或关断。
本实施例中，栅极结构120为金属栅结构，所述栅极结构120包括包围所述源掺杂层115露出的半导体柱110部分侧壁的功函数层111以及包围所述功函数层111的栅电极层112。其中，所述栅电极层112和功函数层111还延伸至所述半导体柱110一侧的源掺杂层115上。具体地，所述栅电极层112和功函数层111还延伸至半导体柱110一侧的源掺杂层115上方的隔离层105上，为形成与栅极结构120电连接的栅极接触孔插塞123提供工艺基础。
当形成NMOS晶体管时，所述功函数层111的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，所述功函数层111的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
本实施例中，所述栅电极层112的材料为镁钨合金。其他实施例中，栅电极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述半导体结构还包括：栅介质层106，保形覆盖所述隔离层105露出的半导体柱110。
所述栅介质层106用于实现栅极结构120与所述半导体柱110之间的电隔离。
栅极结构120为金属栅结构，因此，所述栅介质层106的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述栅介质层106的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
另一些实施例中，所述栅介质层可以包括栅氧化层、以及位于栅氧化层上的高k介质层，所述栅氧化层的材料相应可以为氧化硅或氮氧化硅。
本实施例中，通过保留所述漏掺杂层125表面的栅介质层106，使所述栅介质层106对漏掺杂层125起到保护作用，从而更好地实现漏掺杂层125与栅极结构120之间的隔离。
本实施例中，所述漏掺杂层125位于所述顶部半导体柱102的顶部。
所述漏掺杂层125与所述源掺杂层115的掺杂离子类型、以及材料均相同。
当形成PMOS晶体管时，所述漏掺杂层125的材料为掺杂P型离子的锗化硅。通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
当形成NMOS晶体管时，所述漏掺杂层125的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
本实施例中，所述顶部半导体柱102中掺杂有离子，掺杂有离子的部分所述顶部半导体柱102作为所述漏掺杂层125。在其他实施例中，所述漏掺杂层还可以为掺杂有离子的外延层，所述外延层位于所述顶部半导体柱的顶部上。
本实施例中，所述半导体结构还包括：第一介质层109，位于所述栅极结构120露出的衬底100上，所述第一介质层109露出所述半导体柱110的顶部；第二介质层113，覆盖所述第一介质层109和漏掺杂层125，所述第二介质层113与所述第一介质层109构成层间介质层(未标示)；源极接触孔插塞121，位于所述栅极结构120一侧的层间介质层内且与源掺杂层105电连接；漏极接触孔插塞122，位于所述第二介质层113中且与漏掺杂层125电连接；栅极接触孔插塞123，位于所述栅极结构120另一侧的层间介质层内且与所述栅极结构120电连接。
第一介质层109用于实现相邻器件之间的电隔离。
因此，所述第一介质层109的材料为介质材料。本实施例中，所述第一介质层109的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅、氮氧化硅等其他介质材料。
所述第二介质层113也用于实现相邻器件之间的隔离。所述第二介质层113还用于为形成漏极接触孔插塞122、源极接触孔插塞121、以及栅极接触孔插塞123提供工艺平台，所述第二介质层113还用于实现相邻接触孔插塞之间的隔离。
本实施例中，所述第二介质层113与所述第一介质层109的材料相同。所述第二介质层113的材料为氧化硅。
所述漏极接触孔插塞122用于实现所述漏掺杂层125与外部电路或其他互连结构的电连接；所述源极接触孔插塞121用于实现所述源掺杂层115与外部电路或其他互连结构的电连接；所述栅极接触孔插塞123用于实现所述栅极结构120与外部电路或其他互连结构的电连接。
本实施例中，所述漏极接触孔插塞122的材料为钨。
本实施例中，所述源极接触孔插塞121和所述栅极接触孔插塞123的材料与所述漏极接触孔插塞122的材料相同，在此不再赘述。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底以及凸出于所述衬底的半导体柱；
在所述衬底上形成源掺杂层，所述源掺杂层包围所述半导体柱的部分侧壁；
形成包围所述源掺杂层露出的半导体柱部分侧壁的栅极结构，所述栅极结构露出所述半导体柱的顶部；
在所述半导体柱的顶部形成漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤中，所述半导体柱的侧壁上形成有保护层，所述保护层露出所述半导体柱靠近所述衬底一侧的部分侧壁；
形成所述源掺杂层的步骤中，所述源掺杂层包围所述保护层露出的半导体柱的侧壁；
形成所述源掺杂层后，形成所述栅极结构之前，还包括：去除所述保护层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤包括：形成初始基底，所述初始基底包括初始衬底和凸出于所述初始衬底的顶部半导体柱；
在所述顶部半导体柱的侧壁上形成所述保护层；
刻蚀所述保护层露出的部分厚度所述初始衬底，形成所述衬底、以及位于所述衬底和顶部半导体柱之间的底部半导体柱，所述底部半导体柱和顶部半导体柱用于构成所述半导体柱。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述衬底上形成源掺杂层后，形成包围所述源掺杂层露出的半导体柱部分侧壁的栅极结构之前，还包括：在所述半导体柱露出的所述源掺杂层上形成隔离层，所述隔离层覆盖所述半导体柱的部分侧壁。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述基底的步骤中，所述半导体柱的顶部上形成有半导体柱掩膜层，所述半导体柱掩膜层的材料与所述保护层的材料相同；
去除所述保护层的步骤中，去除所述半导体柱掩膜层。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的厚度为3纳米至8纳米。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：形成保形覆盖所述初始衬底和顶部半导体柱的保护膜；沿垂直于所述初始衬底表面的方向刻蚀所述保护膜，保留位于所述顶部半导体柱侧壁上的剩余所述保护膜作为所述保护层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述保护膜。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述保护膜。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的材料为氮化硅、氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，采用各向同性刻蚀工艺去除所述保护层。
12.如权利要求3所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述保护层露出的部分厚度所述初始衬底。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源掺杂层的厚度为5纳米至15纳米。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，采用外延工艺形成外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述源掺杂层。
15.一种半导体结构，其特征在于，包括：
衬底；
半导体柱，凸出于所述衬底；
源掺杂层，位于所述半导体柱露出的衬底上，所述源掺杂层包围于所述半导体柱的部分侧壁；
栅极结构，包围所述源掺杂层露出的半导体柱的部分侧壁，所述栅极结构露出所述半导体柱的顶部；
漏掺杂层，位于所述半导体柱的顶部。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体柱为倒T型结构，所述半导体柱包括底部半导体柱和凸出于所述底部半导体柱的顶部半导体柱；
所述源掺杂层包围所述底部半导体柱的侧壁。
17.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述栅极结构和所述源掺杂层之间，且所述隔离层覆盖所述半导体柱的部分侧壁。
18.如权利要求16所述的半导体结构，其特征在于，所述底部半导体柱侧壁至同一侧的顶部半导体柱侧壁的距离为3纳米至8纳米。
19.如权利要求15所述的半导体结构，其特征在于，所述源掺杂层的厚度为5纳米至15纳米。
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