CN112713088B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成第一掺杂层，第一掺杂层具有露出基底的开口；在开口中形成第二掺杂层，第二掺杂层的掺杂离子与第一掺杂层的掺杂离子类型相同，且第二掺杂层的掺杂离子浓度低于第一掺杂层的掺杂离子浓度；在第二掺杂层上形成半导体沟道柱。本发明实施例中的半导体沟道柱形成在具有较低离子掺杂浓度的第二掺杂层上，使得第一掺杂层或第二掺杂层中的掺杂离子不易扩散进入半导体沟道柱中，这有利于改善半导体结构的短沟道效应，优化半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
全包围栅极晶体管包括横向全包围栅极(Lateral Gate-all-around，LGAA)晶体管和垂直全包围栅极(Vertical Gate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一掺杂层，所述第一掺杂层中具有露出所述基底的开口；在所述开口中形成第二掺杂层，所述第二掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同，且所述第二掺杂层的掺杂离子浓度低于所述第一掺杂层的掺杂离子浓度；在所述第二掺杂层上形成半导体沟道柱。
可选的，在所述基底上形成所述第一掺杂层的步骤包括：在所述基底上形成第一掺杂材料层；在所述第一掺杂材料层上形成牺牲柱；在所述牺牲柱露出的所述第一掺杂材料层上形成隔离材料层；去除所述牺牲柱，在所述隔离材料层中形成凹槽；去除所述凹槽底部的所述第一掺杂材料层，形成第一掺杂层和位于所述第一掺杂层中的开口。
可选的，在所述开口中形成第二掺杂层的步骤包括：在所述开口和凹槽中形成第二掺杂材料层；回刻蚀部分厚度的所述第二掺杂材料层，剩余的所述第二掺杂材料层作为所述第二掺杂层。
可选的，在所述开口和凹槽中形成第二掺杂材料层的步骤包括：采用选择性外延生长法在所述开口和凹槽中形成外延层，在形成所述外延层的过程中，对所述外延层掺杂离子，形成所述第二掺杂材料层。
可选的，所述外延层的材料包括锗化硅或硅。
可选的，所述第二掺杂层的顶面高于所述第一掺杂层的顶面。
可选的，所述第二掺杂层的顶面至所述第一掺杂层的顶面的距离小于3纳米。
可选的，在所述第二掺杂层上形成半导体沟道柱的步骤包括：采用选择性外延生长法在所述凹槽中形成半导体沟道柱材料层，所述半导体沟道柱材料层的顶部高于所述隔离材料层的顶部；去除高于所述隔离材料层的所述半导体沟道柱材料层，位于所述凹槽中剩余的所述半导体沟道柱材料层作为所述半导体沟道柱。
可选的，在所述半导体沟道柱的顶部形成第三掺杂层，所述第三掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同；所述半导体结构的形成方法还包括：形成所述半导体沟道柱后，形成所述第三掺杂层前，回刻蚀部分厚度的所述隔离材料层，形成隔离层，所述隔离层覆盖所述半导体沟道柱的部分侧壁。
可选的，采用干法刻蚀工艺回刻蚀部分厚度的所述隔离材料层，形成所述隔离层。
可选的，以所述隔离材料层为掩膜，采用干法刻蚀工艺刻蚀去除所述牺牲柱。
可选的，以所述隔离材料层为掩膜，采用干法刻蚀工艺刻蚀去除所述凹槽底部的所述第一掺杂材料层。
可选的，去除所述凹槽底部的所述第一掺杂材料层的步骤中，所述干法刻蚀工艺采用的刻蚀气体包括：Cl2和HBr，且还包括：CHF3、CF4和CHCl3中的一种或多种。
可选的，所述第二掺杂层的掺杂离子浓度与第一掺杂层的掺杂离子浓度的比值为0.5至0.9。
相应的，本发明实施例还提供一种半导体结构，包括：基底；第一掺杂层，位于所述基底上，所述第一掺杂层中具有贯穿所述第一掺杂层的开口；第二掺杂层，位于所述开口中，所述第二掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同，且所述第二掺杂层的掺杂离子浓度低于所述第一掺杂层的掺杂离子浓度；半导体沟道柱，位于所述第二掺杂层的顶部。
可选的，所述第二掺杂层的掺杂离子浓度与第一掺杂层的掺杂离子浓度的比值为0.5至0.9。
可选的，所述第二掺杂层的顶面高于所述第一掺杂层的顶面。
可选的，所述第二掺杂层的顶面至所述第一掺杂层的顶面的距离小于3纳米。
可选的，所述第二掺杂层的材料为具有掺杂离子的锗化硅或硅。
可选的，所述半导体结构还包括：隔离层，位于所述半导体沟道柱侧部的所述第一掺杂层上，所述隔离层覆盖所述半导体沟道柱的部分侧壁；第三掺杂层，位于所述半导体沟道柱的顶部，所述第三掺杂层的掺杂离子与所述第一掺杂层的掺杂离子的导电类型相同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述基底上形成第一掺杂层，所述第一掺杂层中具有露出所述基底的开口，在所述开口中形成第二掺杂层，所述第二掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同，所述第二掺杂层的掺杂离子浓度低于所述第一掺杂层的掺杂离子浓度；随后，在所述第二掺杂层上形成半导体沟道柱，所述半导体沟道柱用于提供所述半导体结构的沟道，因此，本发明实施例中的半导体沟道柱形成在具有较低掺杂离子浓度的第二掺杂层上，使得第一掺杂层或第二掺杂层中的掺杂离子不易扩散进入半导体沟道柱中，这有利于改善所述半导体结构中的短沟道效应，从而优化半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图12是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构分析半导体结构性能不佳的原因。
图1是一种半导体结构的结构示意图。
如图1所示，所述半导体结构包括：衬底1；源掺杂层2，位于所述衬底1上；半导体沟道柱3，位于所述源掺杂层2上；漏掺杂层4，位于所述半导体沟道柱3的顶部；栅极结构5，包围所述半导体沟道柱3的侧壁，且栅极结构5的顶部低于所述漏掺杂层4的底部。
在半导体结构工作时，为了给沟道提供足够的应力，提高沟道中载流子的迁移速率，通常源掺杂层2中的离子掺杂浓度较高。但是，源掺杂层2中的离子掺杂浓度较高时，这相应也容易导致源掺杂层2中的掺杂离子扩散至半导体沟道柱3中，在半导体结构工作时，源掺杂层2的耗尽层易扩展，从而导致半导体沟道柱3两侧的源掺杂层2和漏掺杂层4易穿通，进而导致短沟道效应较严重。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一掺杂层，所述第一掺杂层中具有露出所述基底的开口；在所述开口中形成第二掺杂层，所述第二掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同，且所述第二掺杂层的掺杂离子浓度低于所述第一掺杂层的掺杂离子浓度；在所述第二掺杂层上形成半导体沟道柱。
本发明实施例在所述基底上形成第一掺杂层，所述第一掺杂层中具有露出所述基底的开口，在所述开口中形成第二掺杂层，所述第二掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同，所述第二掺杂层的掺杂离子浓度低于所述第一掺杂层的掺杂离子浓度；随后，在所述第二掺杂层上形成半导体沟道柱，所述半导体沟道柱用于提供所述半导体结构的沟道，因此，本发明实施例中的半导体沟道柱形成在具有较低掺杂离子浓度的第二掺杂层上，使得第一掺杂层或第二掺杂层中的掺杂离子不易扩散进入半导体沟道柱中，这有利于改善所述半导体结构中的短沟道效应，从而优化半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图12是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底100。
基底100为后续形成半导体结构提供工艺平台。
本实施例中，基底100为硅基底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。
参考图3至图6，在所述基底100上形成第一掺杂层101(如图6所示)，所述第一掺杂层101中具有露出所述基底100的开口102(如图6所示)。
所述第一掺杂层101中具有露出所述基底100的开口102，所述开口102为后续形成第二掺杂层提供空间。所述第一掺杂层101和后续形成的第二掺杂层共同作为半导体结构的源极，在半导体结构工作时，所述源极为沟道提供应力，用于增大沟道中载流子的迁移速率。
本实施例中，半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)晶体管，相应的第一掺杂层101中的掺杂离子为P型离子，P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)晶体管，第一掺杂层中的掺杂离子为N型离子，N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
具体的，在所述基底100上形成所述第一掺杂层101的步骤包括：
如图3所示，在所述基底100上形成第一掺杂材料层103。
第一掺杂材料层103为后续形成第一掺杂层做准备。
第一掺杂材料层103的形成步骤包括：采用选择性外延生长工艺(Selectiveepitaxy growth，SEG)形成应力层，在形成应力层的过程中采用原位自掺杂工艺掺杂离子，形成第一掺杂材料层103。
通过选择性外延生长工艺得到的应力层的纯度高，缺陷少，有利于提高第一掺杂材料层103的形成质量，从而在半导体结构工作时，有利于增强沟道中载流子的迁移速率。在其他实施例中，还可以采用分子束外延技术等工艺形成应力层。
本实施例中，所述第一掺杂材料层103的材料为具有掺杂离子的锗化硅。其他实施例中，第一掺杂材料层的材料还可以为具有掺杂离子的硅。
需要说明的是，所述第一掺杂材料层103与基底100具有刻蚀选择比，因此在后续去除部分区域的所述第一掺杂材料层103，形成第一掺杂层和位于所述第一掺杂层中的开口的过程中，能够以基底100的顶面为刻蚀停止位置，减小对基底100的损伤。
继续参考图3，在所述第一掺杂材料层103上形成牺牲柱104。
所述牺牲柱104为后续形成半导体沟道柱占据空间位置。
牺牲柱104的材料选取为：牺牲柱104易于被去除，且去除牺牲柱104的工艺对第一掺杂材料层103的影响较小。
具体的，牺牲柱104的材料包括硅、氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，牺牲柱104的材料为硅。硅是成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成牺牲柱104的工艺难度和工艺成本，且硅的去除工艺简单，易于被去除，降低了后续去除牺牲柱104的工艺难度。
牺牲柱104的形成步骤包括：采用选择性外延生长工艺在所述第一掺杂材料层103上外延生长牺牲材料层(图中未示出)；在所述牺牲材料层上形成掩膜层105；以所述掩膜层105为掩膜刻蚀所述牺牲材料层，形成所述牺牲柱104。
本实施例中，通过选择性外延生长工艺形成所述牺牲材料层，易于控制所述牺牲材料层的高度，为后续形成的半导体沟道柱占据足够的高度空间。在其他实施例中，还可以采用分子束外延技术等工艺形成牺牲材料层。
本实施例中，以所述掩膜层105为掩膜，采用干法刻蚀工艺刻蚀所述牺牲材料层，形成所述牺牲柱104。干法刻蚀工艺具有各向异性刻蚀的特性，具有较好的刻蚀剖面控制性，有利于使牺牲柱104的形貌满足工艺需求，从而使得后续去除所述牺牲柱104后，在原先牺牲柱104的位置处形成的半导体沟道柱的形貌质量较好。
需要说明的是，所述牺牲柱104和第一掺杂材料层103具有刻蚀选择比，后续去除所述牺牲柱104的过程中，能够以第一掺杂材料层103的顶面为刻蚀停止位置，从而可以避免因各区域刻蚀速率不一致而引起的刻蚀过量或刻蚀不足的问题。
如图4所示，在所述牺牲柱104露出的所述第一掺杂材料层103上形成隔离材料层106。
具体的，所述隔离材料层106和掩膜层105顶面齐平。
后续去除所述牺牲柱104，从而在所述第一掺杂材料层103中形成凹槽。而且，后续去除所述牺牲柱104后，所述隔离材料层106能够作为图形化所述第一掺杂材料层103的掩膜。另外，所述隔离材料层106还为后续形成隔离层做准备。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述隔离材料层106。流动性化学气相沉积工艺具有良好的填充能力，有利于降低所述隔离材料层106内形成空洞等缺陷的概率，相应的，有利于提高后续形成的隔离层的质量。
本实施例中，隔离材料层106的材料为绝缘材料。
具体的，隔离材料层106材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
需要说明的是，所述牺牲柱104和隔离材料层106具有刻蚀选择比，后续去除所述牺牲柱104的过程中，所述隔离材料层106不易受损伤。
本实施例中，牺牲柱104的材料为硅，相应的，所述隔离材料层106的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离材料层106的工艺难度和工艺成本。
如图5所示，去除所述牺牲柱104，在所述隔离材料层106中形成凹槽107。
所述凹槽107露出部分区域的第一掺杂材料层103，为后续去除所述凹槽107底部的所述第一掺杂材料层103，形成开口做准备；而且，所述凹槽107用于为后续形成半导体沟道柱提供空间位置。
本实施例中，以所述隔离材料层106为掩膜，采用干法刻蚀工艺刻蚀去除所述牺牲柱104，形成所述凹槽107。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，通过调整干法刻蚀工艺中各个刻蚀气体的比例、偏置电压以及腔室压强等参数，能够使得所述牺牲柱104与隔离材料层106具有较大的刻蚀选择比，减小对隔离材料层106的损伤，有利于使所述凹槽107的形貌满足工艺需求。且采用干法刻蚀工艺去除牺牲柱104的过程中能够以第一掺杂材料层103为刻蚀停止层，因此易于控制所述凹槽107底部的位置。
本实施例中，所述牺牲柱104的材料为硅。相应的，所述干法刻蚀工艺采用的刻蚀气体包括：Cl2和HBr，且还包括：CHF3、CF4和CHCl3中的一种或多种。
需要说明的是，在刻蚀去除牺牲柱104前，先去除位于所述牺牲柱104上的掩膜层105(如图4所示)。
本实施例中，采用湿法刻蚀工艺去除所述掩膜层105。湿法刻蚀工艺为各向同性刻蚀，且具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，所述掩膜层105的材料为氮化硅，相应的所述湿法刻蚀溶液为磷酸溶液。
如图6所示，去除所述凹槽107底部的所述第一掺杂材料层103，形成第一掺杂层101和位于所述第一掺杂层101中的开口102，所述开口102位于所述凹槽107的底部。
所述开口102用于为后续形成第二掺杂层提供空间。
本实施例中，以所述隔离材料层106为掩膜，采用干法刻蚀工艺刻蚀去除所述凹槽107底部的所述第一掺杂材料层103。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，通过调整干法刻蚀工艺中各个刻蚀气体的比例、偏置电压以及腔室压强等参数，能够使得所述第一掺杂材料层103与隔离材料层106具有较大的刻蚀选择比，在形成开口102的同时还能够减小对隔离材料层106的损伤，且采用干法刻蚀工艺去除所述凹槽107底部的所述第一掺杂材料层103的过程中，能够以基底100为刻蚀停止层，因此易于控制所述开口102底部的位置。
本实施例中，所述第一掺杂材料层103的材料为锗硅化。相应的，所述干法刻蚀工艺采用的刻蚀气体包括：Cl2和HBr，且还包括：CHF3、CF4和CHCl3中的一种或多种。
需要说明的是，本发明实施例，通过牺牲柱104(如图3所示)占据用于形成凹槽107(如图5所示)的位置，在采用干法刻蚀工艺去除所述牺牲柱104的过程中，牺牲柱104与隔离材料层106具有较大的刻蚀选择比，因此在形成凹槽107的过程中，对隔离材料层106的损伤较小，凹槽107底部不易积累大量的聚合物杂质，凹槽107底部积累的聚合物杂质对刻蚀轨迹的影响较小，这使得所述凹槽107侧壁与基底100法线的夹角不易过大，从而使得所述凹槽107底部尺寸不易过小，进而使得所述第一掺杂层101中开口102的横向尺寸不易过小，有利于后续在开口102中形成质量较好的第二掺杂层。
参考图7，在所述开口102中形成第二掺杂层108，所述第二掺杂层108的掺杂离子与第一掺杂层101的掺杂离子的导电类型相同，且所述第二掺杂层108的掺杂离子浓度低于所述第一掺杂层101的掺杂离子浓度。
后续在所述第二掺杂层108上形成半导体沟道柱，所述半导体沟道柱用于提供所述半导体结构的沟道，本实施例中的半导体沟道柱形成在具有较低掺杂离子浓度的第二掺杂层108上，使得第一掺杂层101或第二掺杂层108中的离子不易扩散进入半导体沟道柱中，这有利于改善所述半导体结构的短沟道效应，从而优化半导体结构的性能。
例如：假设所述第一掺杂层直接与半导体沟道柱的底面接触时，第一掺杂层的掺杂离子扩散入半导体沟道柱的速率为第一速率，本实施例中，所述半导体沟道柱的底面与所述第二掺杂层108相接触，第二掺杂层108的掺杂离子扩散入半导体沟道柱109中的速率为第二速率，由于所述第二掺杂层108的掺杂离子浓度低于所述第一掺杂层101的掺杂离子浓度，因此，所述第二速率相应小于第一速率。
本实施例中，第一掺杂层101和第二掺杂层108共同作为所述半导体结构的源极。在其他实施例中，第一掺杂层和第二掺杂层也可以共同作为所述半导体结构的漏极。
本实施例中，半导体结构用于形成PMOS晶体管，相应的第二掺杂层108中的掺杂离子为P型离子，P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，半导体结构用于形成NMOS晶体管，第二掺杂层中的掺杂离子为N型离子，N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
在所述开口102中形成第二掺杂层108的步骤包括：在所述开口102和凹槽107中形成第二掺杂材料层(图中未示出)；回刻蚀部分厚度的所述第二掺杂材料层，剩余的所述第二掺杂材料层作为所述第二掺杂层108。
本实施例中，形成第二掺杂材料层的步骤包括：采用选择性外延生长法在所述开口102和凹槽107中形成外延层，在形成所述外延层的过程中，对所述外延层掺杂离子，形成所述第二掺杂材料层。
通过选择性外延生长工艺得到的外延层的纯度高，缺陷少，有利于提高第二掺杂层108的形成质量，在半导体结构工作时，有利于增强沟道中载流子的迁移速率。在其他实施例中，还可以采用分子束外延技术等工艺形成外延层。
本实施例中，所述外延层的材料为锗化硅。所述外延层的材料与应力层的材料相同，在选择性外延生长的过程中，所述应力层能够提高外延层的生长氛围，有利于使得外延层的形成质量较高。其他实施例中，所述外延层的材料还可以为硅。
本实施例中，所述第二掺杂层108的顶面高于所述第一掺杂层101的顶面。所述第二掺杂层108的顶面高于所述第一掺杂层101的顶面，使得后续形成的半导体沟道柱的不会与高掺杂离子浓度的第一掺杂层101接触，从而使得第一掺杂层101中的掺杂离子不易扩散进入半导体沟道柱中，有利于改善所述半导体结构中的短沟道效应，进而优化半导体结构的性能。
需要说明的是，所述第二掺杂层108的顶面至所述第一掺杂层101的顶面的距离不宜过大。若所述第二掺杂层108的顶面至所述第一掺杂层101的顶面的距离过大，将过多的占用所述凹槽107中后续用于形成半导体沟道柱的空间，导致所述半导体沟道柱的高度过小，在半导体结构工作时，所述第一掺杂层101和第二掺杂108构成的源极，以及后续形成的漏极的耗尽层易扩展，导致短沟道效应较严重。本实施例中，所述第二掺杂层108的顶面至所述第一掺杂层101的顶面的距离小于3纳米。
还需要说明的是，在第二掺杂层108的掺杂离子浓度低于所述第一掺杂层101的前提下，所述第二掺杂层108的掺杂离子浓度不宜过高也不宜过低。若所述第二掺杂层108的掺杂离子浓度过高，后续形成的半导体沟道柱的底端直接与第二掺杂层108接触，第二掺杂层108中的掺杂离子易扩散进入半导体沟道柱中，不利于改善所述半导体结构中的短沟道效应。若所述第二掺杂层108的掺杂离子浓度过低，在半导体结构工作时，第二掺杂层108不能对半导体沟道柱提供足够应力，且若所述第二掺杂层108中的掺杂离子浓度过低，易导致器件工作时的导通电阻过大，综上，易导致沟道中载流子迁移速率较低。本实施例中，所述第二掺杂层108的掺杂离子浓度与第一掺杂层101的掺杂离子浓度的比值为0.5至0.9。
参考图8，在所述第二掺杂层108上形成半导体沟道柱109。
在半导体结构工作时，半导体沟道柱109用作沟道。
本实施例中，半导体沟道柱109的材料为硅。在其他实施例中，半导体沟道柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓铟砷。
形成所述半导体沟道柱109的步骤包括：采用选择性外延生长法在所述凹槽107中形成所述半导体沟道柱材料层(图中未示出)，所述半导体沟道柱材料层的顶部高于所述隔离材料层106的顶部；去除高于隔离材料层106的所述半导体沟道柱材料层，位于所述凹槽107中剩余的所述半导体沟道柱材料层作为所述半导体沟道柱109。
本实施例中，采用选择性外延生长工艺形成半导体沟道柱材料层。选择性外延生长工艺形成的半导体沟道柱材料层的外延生长纯度高，不易有缺陷，相应的，所述半导体沟道柱109的形成质量高，在半导体结构工作时，有利于提高半导体沟道柱109中载流子的迁移速率。
如图9所示，所述半导体结构的形成方法还包括：形成所述半导体沟道柱109后，后续在所述半导体沟道柱109上形成第三掺杂层前，回刻蚀部分厚度的所述隔离材料层106，形成隔离层110，所述隔离层110覆盖所述半导体沟道柱109的部分侧壁。
隔离层110用于将第一掺杂层101和第二掺杂层108与后续形成的栅极结构与进行电隔离，优化了半导体结构的电性性能。
本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的所述隔离材料层106，形成所述隔离层110。干法刻蚀工艺有利于精确控制所述隔离材料层106的去除厚度，且干法刻蚀工艺具有较大的刻蚀选择比，能够降低对其他膜层结构的损伤。
参考图10和图11，在所述半导体沟道柱109顶部形成第三掺杂层111，所述第三掺杂层111的掺杂离子与第一掺杂层101的掺杂离子类型相同。
本实施例中，所述第三掺杂层111作为漏极。在其他实施例中，所述第三掺杂层作为源极。
所述第三掺杂层111与第一掺杂层101以及第二掺杂层108共同作为半导体结构的源漏掺杂层。
本实施例中，采用离子注入的方式在所述半导体沟道柱109顶部形成第三掺杂层111。离子注入具有操作简单，工艺成本低等特点。
本实施例中，半导体结构用于形成PMOS晶体管，所述第三掺杂层111中的掺杂离子为P型离子，P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，半导体结构用于形成NMOS晶体管，所述第三掺杂层中的掺杂离子为N型离子，N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
需要说明的是，通常所述第三掺杂层111中的掺杂离子剂量低于所述第一掺杂层101的掺杂离子剂量。所述第三掺杂层111中的掺杂离子剂量低于所述第一掺杂层101中的掺杂离子剂量，使得所述第三掺杂层111中的掺杂离子不易扩散至半导体沟道柱109中，从而在半导体结构工作时，漏极的耗尽层不易扩展，有利于改善短沟道效应。
结合参考图10，形成所述第三掺杂层111之前，还包括：形成保形覆盖半导体沟道柱109的栅极材料结构113，栅极材料结构113还延伸至部分隔离层110上。
所述栅极材料结构113用于为后续形成栅极结构做准备。
所述栅极材料结构113包括栅介质材料层1131和位于所述栅介质材料层1131上的栅极材料层1132。
所述栅介质材料层1131为后续形成栅介质层做准备，所述栅极材料层1132为后续形成栅极层做准备。
具体地，形成所述栅极材料结构113的步骤包括：在所述半导体沟道柱109和所述半导体沟道柱109露出的所述隔离层110上保形覆盖初始栅极材料结构；形成覆盖所述初始栅极材料结构的遮挡层(图中未示出)；以所述遮挡层为掩膜刻蚀所述初始栅极材料结构，形成栅极材料结构113。
在去除遮挡层露出的栅极材料结构113的过程中，遮挡层用于降低被其覆盖的栅极材料结构113被误刻蚀的概率。
形成遮挡层的步骤包括：形成覆盖所述栅极材料结构113的遮挡材料层(图中未示出)；在所述遮挡材料层上形成光刻胶层；以所述光刻胶层为掩膜刻蚀所述遮挡材料层，形成遮挡层。
本实施例中，遮挡层的材料为有机材料。有机材料为易于去除的材料，使得在后续去除遮挡层时减少对栅极材料结构113的损伤。
具体的，遮挡层的材料可以为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
本实施例中，采用旋涂工艺上形成遮挡材料层。
本实施例中，以所述遮挡层为掩膜刻蚀去除栅极材料结构113后，去除所述遮挡层。通过去除遮挡层，从而为后续形成层间介质层提供空间。
本实施例中，采用灰化工艺或干法刻蚀工艺，去除所述遮挡层。
继续参考图10，在形成所述栅极材料结构113后，形成所述第三掺杂层111之前，还包括：形成覆盖所述半导体沟道柱109侧部的层间介质材料层115。
层间介质材料层115用于为后续形成层间介质层做准备。
层间介质材料层115的材料为绝缘材料。具体的，层间介质材料层115的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，层间介质材料层115的材料为氧化硅。
本实施例中，通过依次进行的沉积工艺和平坦化工艺形成所述层间介质材料层115。其中，在平坦化工艺的过程中，以所述栅极材料结构113的顶面作为停止位置，因此，所述层间介质材料层115顶面和所述栅极材料结构113顶面相齐平。
参考图11，去除所述半导体沟道柱109顶部的所述栅极材料结构113。
去除所述半导体沟道柱109顶部的所述栅极材料结构113，为在所述半导体沟道柱109顶部形成第三掺杂层111做准备。
本实施例中，采用平坦化处理去除所述半导体沟道柱109顶部的所述栅极材料结构113。
具体的，采用化学机械研磨(chemical mechanical planarization，CMP)工艺进行平坦化处理，化学机械研磨工艺是一种全局表面平坦化技术，用于减小位于晶圆上膜层的厚度变化和表面形貌的影响，可精确并均匀地把位于晶圆上的膜层研磨为需要的厚度和平坦度。
需要说明的是，在平坦化去除所述半导体沟道柱109顶部的所述栅极材料结构113的过程中，还去除高于所述半导体沟道柱109顶部的层间介质材料层115；去除高于所述半导体沟道柱109顶部的层间介质材料层115后，回刻蚀部分厚度的所述层间介质材料层115，形成层间介质层114，所述层间介质层114的顶端低于或齐平于所述第三掺杂层111的底端。
所述层间介质层114用于电隔离相邻器件。
参考图12，形成第三掺杂层111后，回刻蚀部分厚度的所述栅极材料结构113(如图11所示)，形成露出第三掺杂层111的栅极结构112。
在半导体结构工作时，所述栅极结构112用于控制沟道的开启与断开。
本实施例中，所述栅极结构112包括位于半导体沟道柱109侧部表面的栅介质层1121和位于所述栅介质层1121侧部表面的栅极层1122，栅介质层1121位于半导体沟道柱109和栅极层1122之间。
所述栅介质层1121用于实现栅极层1122与半导体沟道柱109实现电隔离。
本实施例中，栅极结构112为金属栅极结构，因此栅介质层1121的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。其他实施例中，所述栅极结构为多晶硅栅极结构时，栅介质层的材料包括非晶碳或多晶硅。
本实施例中，栅极层1122的材料包括镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述栅极结构112露出所述第三掺杂层111，在半导体结构工作时，使得第三掺杂层111的耗尽层在所述沟道中不易扩展，有利于改善半导体结构的短沟道效应。
本实施例中，采用干法工艺回刻蚀部分厚度的所述栅极材料结构113。干法刻蚀工艺有利于精确控制去除高于所述层间介质层114的所述栅极材料结构113的厚度，降低对其他膜层结构的损伤。其他实施例中，还可以采用湿法刻蚀工艺去除高于所述层间介质层的所述栅极材料结构。
相应的，本发明实施例还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底；第一掺杂层101，位于所述基底上，所述第一掺杂层101中具有贯穿所述第一掺杂层的开口102(如图6所示)；第二掺杂层108，位于所述开口102中，所述第二掺杂层108的掺杂离子与第一掺杂层101的掺杂离子的导电类型相同，且所述第二掺杂层108的掺杂离子浓度低于所述第一掺杂层101的掺杂离子浓度；半导体沟道柱109，位于所述第二掺杂层108的顶部。
本发明实施例所述第二掺杂层108的掺杂离子与第一掺杂层101的掺杂离子的导电类型相同，所述第二掺杂层108的掺杂离子浓度低于所述第一掺杂层101的掺杂离子浓度；半导体沟道柱109位于所述第二掺杂层108上，所述半导体沟道柱109用于提供所述半导体结构的沟道，因此，本发明实施例中的半导体沟道柱109形成在具有较低掺杂离子浓度的第二掺杂层108上，使得第一掺杂层101或第二掺杂层108中的掺杂离子不易扩散进入半导体沟道柱109中，这有利于改善所述半导体结构中的短沟道效应，从而优化半导体结构的性能。
基底100为后续形成半导体结构提供工艺平台。
本实施例中，基底100为硅基底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。
所述第一掺杂层101具有贯穿所述第一掺杂层的开口102。
所述开口102为第二掺杂层108的形成提供空间。
本实施例中，所述第一掺杂层101与基底100具有刻蚀选择比，因此，在形成开口102的过程中，能够以基底100的顶面为刻蚀停止位置，减小对基底100的损伤。
本实施例中，所述第一掺杂层101的材料为具有掺杂离子的锗化硅。其他实施例中，第一掺杂层的材料还可以为具有掺杂离子的锗。
所述第二掺杂层108位于所述开口102中，所述第二掺杂层108的掺杂离子浓度低于所述第一掺杂层101的掺杂离子浓度。
例如：假设所述第一掺杂层直接与半导体沟道柱的底面接触时，第一掺杂层的掺杂离子扩散入半导体沟道柱的速率为第一速率，本实施例中，所述半导体沟道柱的底面与所述第二掺杂层108相接触，第二掺杂层108的掺杂离子扩散入半导体沟道柱109中的速率为第二速率，由于所述第二掺杂层108的掺杂离子浓度低于所述第一掺杂层101的掺杂离子浓度，因此，所述第二速率相应小于第一速率。
所述第一掺杂层101和第二掺杂层108共同作为半导体结构的源极，在半导体结构工作时，所述源极为沟道提供应力，用于增大沟道中载流子的迁移速率。在其他实施例中，第一掺杂层和第二掺杂层也可以共同作为所述半导体结构的漏极。
本实施例中，所述第二掺杂层108为具有掺杂离子的锗化硅。其他实施例中，所述第二掺杂层还可以为具有掺杂离子的硅。
本实施例中，半导体结构用于形成PMOS晶体管，相应的第一掺杂层101和第二掺杂层108中的掺杂离子均为P型离子，P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，半导体结构用于形成NMOS晶体管，第一掺杂层和第二掺杂层中的掺杂离子均为N型离子，N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
需要说明的是，所述第二掺杂层108的顶面至所述第一掺杂层101的顶面的距离不宜过大。若所述距离过大，相应的，所述半导体沟道柱109的高度过小，所述第一掺杂层101和第二掺杂108构成源极，第三掺杂层111作为漏极，在半导体结构工作时，源极和漏极的耗尽层易扩展，导致短沟道效应较严重。本实施例中，所述第二掺杂层108的顶面至所述第一掺杂层101的顶面的距离小于3纳米。
还需要说明的是，在第二掺杂层108的掺杂离子浓度低于所述第一掺杂层101的前提下，所述第二掺杂层108的掺杂离子浓度不宜过高也不宜过低。若所述第二掺杂层108的掺杂离子浓度过高，半导体沟道柱的底端直接与第二掺杂层108接触，第二掺杂层108中的掺杂离子易扩散进入半导体沟道柱中，不利于改善所述半导体结构中的短沟道效应。若所述第二掺杂层108的掺杂离子浓度过低，在半导体结构工作时，第二掺杂层108不能对半导体沟道柱提供足够应力，且若所述第二掺杂层108中的掺杂离子浓度过低，易导致器件工作时的导通电阻过大，综上，易导致沟道中载流子迁移速率较低。本实施例中，所述第二掺杂层108的掺杂离子浓度与第一掺杂层101的掺杂离子浓度的比值为0.5至0.9。
在半导体结构工作时，半导体沟道柱109用作沟道。
本实施例中，半导体沟道柱109的材料为硅。在其他实施例中，半导体沟道柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓铟砷。
所述半导体结构还包括：第三掺杂层111，位于所述半导体沟道柱109顶部，所述第三掺杂层111的掺杂离子与所述第一掺杂层101的掺杂离子的导电类型相同。
本实施例中，所述第三掺杂层111作为漏极。在其他实施例中，所述第三掺杂层作为源极。
所述第三掺杂层111与第一掺杂层101以及第二掺杂层108共同作为半导体结构的源漏掺杂层。
本实施例中，所述第三掺杂层111为具有掺杂离子的硅。其他实施例中，所述第三掺杂层111还可以为具有掺杂离子的锗化硅。
本实施例中，半导体结构用于形成PMOS晶体管，所述第三掺杂层111中的掺杂离子为P型离子，P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
其他实施例中，半导体结构用于形成NMOS晶体管，所述第三掺杂层中的掺杂离子为N型离子，N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
需要说明的是，第三掺杂层111中的掺杂离子剂量低于所述第一掺杂层101的掺杂离子剂量。所述第三掺杂层111中的掺杂离子剂量低于所述第一掺杂层101中的掺杂离子剂量，使得所述第三掺杂层111中的掺杂离子不易扩散至半导体沟道柱109中，从而在半导体结构工作时，漏极的耗尽层不易扩展，有利于改善短沟道效应。
所述半导体结构还包括：栅极结构112，包围所述半导体沟道柱109的部分侧壁，且所述栅极结构112的顶端低于所述第三掺杂层111的底端。
本实施例中，所述栅极结构112包括位于半导体沟道柱109侧部表面的栅介质层1121和位于所述栅介质层1121侧部表面的栅极层1122，栅介质层1121位于半导体沟道柱109和栅极层1122之间。
所述栅介质层1121用于实现栅极层1122与半导体沟道柱109实现电隔离。
本实施例中，栅极结构112为金属栅极结构，因此栅介质层1121的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。其他实施例中，所述栅极结构为多晶硅栅极结构时，栅介质层的材料包括非晶碳或多晶硅。
本实施例中，栅极层1122的材料包括镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
所述半导体结构还包括：隔离层110，位于所述栅极结构112与第一掺杂层101之间。
隔离层110用于将第一掺杂层101和第二掺杂层108与栅极结构112进行电隔离，优化了半导体结构的电性性能。
本实施例中，隔离层110的材料为绝缘材料。
具体的，隔离层110材料包括氧化硅、氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述隔离层110的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层110的工艺难度和工艺成本。
所述半导体结构还包括：层间介质层114，覆盖所述栅极结构112，且所述层间介质层114的顶端低于所述第三掺杂层111的底端。
所述层间介质层114用于电隔离相邻器件。
层间介质层114的材料为绝缘材料。具体的，层间介质层114的材料包括氧化硅、氮氧化硅、氮碳硼化硅、氮碳化硅和氮化硅中的一种或多种。本实施例中，层间介质层114的材料为氧化硅。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成第一掺杂层，所述第一掺杂层中具有露出所述基底的开口；
在所述开口中形成第二掺杂层，所述第二掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同，且所述第二掺杂层的掺杂离子浓度低于所述第一掺杂层的掺杂离子浓度；
在所述第二掺杂层上形成半导体沟道柱。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成所述第一掺杂层的步骤包括：
在所述基底上形成第一掺杂材料层；
在所述第一掺杂材料层上形成牺牲柱；
在所述牺牲柱露出的所述第一掺杂材料层上形成隔离材料层；
去除所述牺牲柱，在所述隔离材料层中形成凹槽；
去除所述凹槽底部的所述第一掺杂材料层，形成第一掺杂层和位于所述第一掺杂层中的开口。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述开口中形成第二掺杂层的步骤包括：
在所述开口和凹槽中形成第二掺杂材料层；
回刻蚀部分厚度的所述第二掺杂材料层，剩余的所述第二掺杂材料层作为所述第二掺杂层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述开口和凹槽中形成第二掺杂材料层的步骤包括：采用选择性外延生长法在所述开口和凹槽中形成外延层，在形成所述外延层的过程中，对所述外延层掺杂离子，形成所述第二掺杂材料层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述外延层的材料包括锗化硅或硅。
6.如权利要求1或3所述的半导体结构的形成方法，其特征在于，所述第二掺杂层的顶面高于所述第一掺杂层的顶面。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二掺杂层的顶面至所述第一掺杂层的顶面的距离小于3纳米。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第二掺杂层上形成半导体沟道柱的步骤包括：采用选择性外延生长法在所述凹槽中形成半导体沟道柱材料层，所述半导体沟道柱材料层的顶部高于所述隔离材料层的顶部；去除高于所述隔离材料层的所述半导体沟道柱材料层，位于所述凹槽中剩余的所述半导体沟道柱材料层作为所述半导体沟道柱。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，
在所述半导体沟道柱的顶部形成第三掺杂层，所述第三掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同；
所述半导体结构的形成方法还包括：形成所述半导体沟道柱后，形成所述第三掺杂层前，回刻蚀部分厚度的所述隔离材料层，形成隔离层，所述隔离层覆盖所述半导体沟道柱的部分侧壁。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺回刻蚀部分厚度的所述隔离材料层，形成所述隔离层。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，以所述隔离材料层为掩膜，采用干法刻蚀工艺刻蚀去除所述牺牲柱。
12.如权利要求2所述的半导体结构的形成方法，其特征在于，以所述隔离材料层为掩膜，采用干法刻蚀工艺刻蚀去除所述凹槽底部的所述第一掺杂材料层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，去除所述凹槽底部的所述第一掺杂材料层的步骤中，所述干法刻蚀工艺采用的刻蚀气体包括：Cl2和HBr，且还包括：CHF3、CF4和CHCl3中的一种或多种。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二掺杂层的掺杂离子浓度与第一掺杂层的掺杂离子浓度的比值为0.5至0.9。
15.一种半导体结构，其特征在于，包括：
基底；
第一掺杂层，位于所述基底上，所述第一掺杂层中具有贯穿所述第一掺杂层的开口；
第二掺杂层，位于所述开口中，所述第二掺杂层的掺杂离子与第一掺杂层的掺杂离子的导电类型相同，且所述第二掺杂层的掺杂离子浓度低于所述第一掺杂层的掺杂离子浓度；
半导体沟道柱，位于所述第二掺杂层的顶部。
16.如权利要求15所述的半导体结构，其特征在于，所述第二掺杂层的掺杂离子浓度与第一掺杂层的掺杂离子浓度的比值为0.5至0.9。
17.如权利要求15所述的半导体结构，其特征在于，所述第二掺杂层的顶面高于所述第一掺杂层的顶面。
18.如权利要求17所述的半导体结构，其特征在于，所述第二掺杂层的顶面至所述第一掺杂层的顶面的距离小于3纳米。
19.如权利要求15所述的半导体结构，其特征在于，所述第二掺杂层的材料为具有掺杂离子的锗化硅或硅。
20.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述半导体沟道柱侧部的所述第一掺杂层上，所述隔离层覆盖所述半导体沟道柱的部分侧壁；
第三掺杂层，位于所述半导体沟道柱的顶部，所述第三掺杂层的掺杂离子与所述第一掺杂层的掺杂离子的导电类型相同。
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