CN112735949B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括第一器件区和第二器件区，第一源漏掺杂层位于所述第一器件区中，第二源漏掺杂层位于所述第二器件区中；在基底上形成盖帽层，盖帽层覆盖第二源漏掺杂层且露出第一源漏掺杂层；在基底上形成覆盖第一源漏掺杂层和盖帽层的层间介质层；刻蚀层间介质层，在层间介质层中形成露出第一源漏掺杂层的第一开口以及露出第二源漏掺杂层上盖帽层的第二开口；在第一开口露出的第一源漏掺杂层中掺杂导电离子。本发明实施例，所述盖帽层起到了掩膜作用，对所述第一源漏掺杂层掺杂导电离子的过程中，盖帽层使得导电离子不易进入所述第二源漏掺杂层中，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应。
在鳍式场效应晶体管(FinFET)中，源漏掺杂层与其他部件的接触电阻是关键参数，现有技术中是通过掺杂高浓度的掺杂离子来降低源漏掺杂层与其他部件的接触电阻。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述基底包括第一器件区和第二器件区，所述第一器件区的所述栅极结构两侧的所述基底中具有第一源漏掺杂层，所述第二器件区的所述栅极结构两侧的所述基底中具有第二源漏掺杂层；在所述第二器件区的基底上形成盖帽层，所述盖帽层覆盖所述第二源漏掺杂层且露出所述第一源漏掺杂层；在所述基底上形成层间介质层，所述层间介质层覆盖所述第一源漏掺杂层和盖帽层；刻蚀所述第一源漏掺杂层和盖帽层上方的所述层间介质层，在所述层间介质层中形成露出所述第一源漏掺杂层的第一开口以及露出所述第二源漏掺杂层上所述盖帽层的第二开口；以所述盖帽层为掩模，在所述第一开口露出的所述第一源漏掺杂层中掺杂导电离子。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括第一器件区和第二器件区；器件栅极结构，位于所述基底上；第一源漏掺杂层，位于所述第一器件区的所述器件栅极结构两侧的所述基底中，第二源漏掺杂层，位于所述第二器件区的所述器件栅极结构两侧的所述基底中；盖帽层，位于所述第二源漏掺杂层上，且所述盖帽层露出所述第一源漏掺杂层；层间介质层，位于所述基底上；第一开口，位于所述层间介质层中，所述第一开口的底部露出所述第一源漏掺杂层；第二开口，位于所述层间介质层中，所述第二开口的底部露出所述第二源漏掺杂层上的所述盖帽层；导电离子，位于所述第一开口露出的所述第一源漏掺杂层中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例，在所述第二器件区的基底上形成盖帽层，所述盖帽层覆盖所述第二源漏掺杂层且露出所述第一源漏掺杂层；刻蚀所述层间介质层形成露出所述第一源漏掺杂层的第一开口和露出所述第二源漏掺杂层上盖帽层第二开口，在对所述第一源漏掺杂层掺杂导电离子的过程中，所述盖帽层起到了掩膜作用，因此能够采用无掩膜掺杂的方式对所述第一源漏掺杂层掺杂导电离子，不需要在第二开口中形成用作掩膜的有机材料层，从而避免出现有机材料层的残留问题，进而有利于提高半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成过程中各步骤的结构示意图；
图4至图15是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图16是本发明实施例半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成过程中各步骤的结构示意图分析器件性能不佳的原因。
图1至图3，示出了一种半导体结构的形成过程中各步骤的结构示意图。
如图1所示，提供基底，所述基底包括第一器件区I和第二器件区II，所述基底包括衬底1、位于所述衬底1上的鳍部2、横跨所述鳍部2的栅极结构3以及位于所述栅极结构3两侧所述鳍部2中的源漏掺杂层，其中，位于所述第一器件区I中的所述源漏掺杂层为第一源漏掺杂层4，位于所述第二器件区II中的所述源漏掺杂层为第二源漏掺杂层5；在所述基底上形成层间介质层6，所述层间介质层6覆盖所述栅极结构3的侧壁，且露出所述栅极结构3的顶面。
如图2所示，刻蚀所述层间介质层6，形成露出所述第一源漏掺杂层4和第二源漏掺杂层5的第一开口7，所述第一开口7的深宽比较大，所述第一开口7用于形成接触孔插塞。
如图3所示，在所述第二器件区II中的所述第一开口7中形遮挡层8；形成所述遮挡层8后，在所述第一开口7露出的所述第一源漏掺杂层4中掺杂离子。
在对所述第一开口7露出的所述第一源漏掺杂层4进行掺杂离子的过程中，所述遮挡层8保护所述第二源漏掺杂层5，在离子注入后，去除所述遮挡层8；去除所述遮挡层8后，在所述第一开口7中形成接触孔插塞。所述遮挡层8通常包括有机材料，因为所述第一开口7的深宽比较大，所述遮挡层8不易去除干净，残留的所述遮挡层8会污染所述半导体结构，导致半导体结构的电性性能不佳。
为了解决技术问题，本发明实施例在所述第二器件区的基底上形成盖帽层，所述盖帽层覆盖所述第二源漏掺杂层且露出所述第一源漏掺杂层；刻蚀所述层间介质层形成露出所述第一源漏掺杂层的第一开口和露出所述第二源漏掺杂层上盖帽层第二开口，在对所述第一源漏掺杂层导电离子的过程中，所述盖帽层起到了掩膜作用，因此能够采用无掩膜掺杂的方式对所述第一源漏掺杂层导电离子，不需要在第二开口中形成用作掩膜的有机材料层，从而避免出现有机材料层的残留问题，进而有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图4至图15是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4至图6，提供基底，所述基底上具有栅极结构101，所述基底包括第一器件区I和第二器件区II，所述第一器件区I的所述栅极结构101两侧的所述基底中具有第一源漏掺杂层102a，所述第二器件区II的所述栅极结构101两侧的所述基底中具有第二源漏掺杂层102b。
基底为后续形成半导体结构提供工艺基础。
本实施例中，以待形成的半导体结构为鳍式场效应晶体管(FinFET)为例，所述基底包括衬底100和位于所述衬底100上的鳍部103。其他实施例中，以形成的半导体结构为金属-氧化物半导体场效应晶体管(MOSFET)为例，相应的，所述基底为平面基底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部103的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述栅极结构101横跨所述鳍部103，且覆盖所述鳍部103的部分顶面和部分侧壁。
提供基底的步骤中，所述栅极结构101为伪栅结构，所述栅极结构101为后续形成器件栅极结构占据空间位置。
本实施例中，栅极结构101为叠层结构。具体的，所述栅极结构101包括栅氧化层1011和位于所述栅氧化层1011上的栅极层1012。其他实施例中，栅极结构还可以为单层结构，即栅极结构仅包括栅极层。本实施例中，栅氧化层1011的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。本实施例中，栅极层1012的材料为多晶硅。其他实施例中，栅极层的材料还可以为非晶碳。
形成所述栅极结构101的步骤包括：在所述鳍部103上形成栅氧化层1011和位于所述栅氧化层1011上的栅极材料层(图中未示出)；在所述栅极材料层上形成栅极掩膜层105；以所述栅极掩膜层105为掩膜刻蚀所述栅极材料层，所述栅氧化层1011和剩余的所述栅极材料层作为栅极结构101。
需要说明的是，在其他实施例中，后续还可以不将栅极结构替换成器件栅极结构，将所述栅极结构保留作为多晶硅栅极。
第一器件区I为PMOS器件区，第二器件区II为NMOS器件区。
所述第一器件区I中，所述半导体器件为PMOS(Positive Channel Metal OxideSemiconductor)。第一源漏掺杂层102a的材料为掺杂有第一源漏离子的锗化硅或者硅，第一源漏离子为P型离子。本实施例通过在锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，导电性能也就越强。其他实施例中，掺杂的第一源漏离子还可以为铟或镓。
所述第二器件区II中，所述半导体器件为NMOS(Negative channelMetalOxideSemiconductor)。第二源漏掺杂层102b的材料为掺杂有第二源漏离子的碳化硅或磷化硅，第二源漏离子为N型离子。本实施例通过在碳化硅或磷化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，导电性能也就越强。其他实施例中，掺杂的第二源漏离子还可以为砷。
其他实施例中，所述第一器件区I还可为NMOS器件区，相应的，第一源漏掺杂层的材料为掺杂有第一源漏离子的碳化硅或磷化硅，第一源漏离子为N型离子，所述第二器件区II还可为PMOS器件区，第二源漏掺杂层的材料为掺杂有第二源漏离子的锗化硅或者硅，第二源漏离子为P型离子。
半导体结构还包括：隔离结构104，位于所述鳍部103侧部的所述衬底100上。所述隔离结构104用于使得各个鳍部103之间实现电隔离。
所述隔离结构104的材料为介电材料。具体的，所述隔离结构104的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述隔离结构104的材料包括氧化硅。
参考图5和图6，在所述第二器件区的基底上形成盖帽层106(如图6所示)，所述盖帽层106覆盖所述第二源漏掺杂层102b且露出所述第一源漏掺杂层102a。
本发明实施例中，在基底上形成盖帽层106，所述盖帽层106覆盖所述第二源漏掺杂层102b且露出所述第一源漏掺杂层102a；后续形成覆盖所述第一源漏掺杂层102a和第二源漏掺杂层102b的层间介质层，刻蚀所述层间介质层形成露出所述第一源漏掺杂层102a的第一开口和露出所述第二源漏掺杂层102b上盖帽层106的第二开口，在对所述第一源漏掺杂层102a掺杂导电离子的过程中，所述盖帽层106起到了掩膜作用，因此能够采用无掩膜注入的方式，对所述第一源漏掺杂层102a掺杂导电离子，不需要在第二开口中形成用作掩膜的有机材料层，从而避免出现有机材料层的残留问题，进而有利于提高半导体结构的电学性能。
后续对所述第一源漏掺杂层102a掺杂导电离子的过程中，所述盖帽层106使得导电离子不易进入第二源漏掺杂层102b中。
后续形成覆盖所述第一源漏掺杂层102a和盖帽层106的层间介质层，刻蚀所述层间介质层，在所述层间介质层中形成露出第一源漏掺杂层102a的第一开口和露出所述盖帽层106的第二开口。
刻蚀所述层间介质层的过程中，所述盖帽层106的被刻蚀速率小于所述层间介质层的被刻蚀速率。
需要说明的是，在后续刻蚀层间介质层以形成第一开口和第二开口的过程中，所述层间介质层和所述盖帽层106的刻蚀选择比不宜过小。若所述层间介质层和所述盖帽层106的刻蚀选择比过小，后续在刻蚀形成露出第一源漏掺杂层102a的第一开口的过程中，所述第二源漏掺杂层102b上的盖帽层106的损伤过大，在后续采用无掩膜掺杂的方式对所述第一源漏掺杂层102a掺杂导电离子的过程中，所述盖帽层106不能很好的起到阻挡导电离子进入第二源漏掺杂层102b中的作用。本实施例中，所述层间介质层和所述盖帽层106的刻蚀选择比大于10，例如50、100或150。
具体的，所述盖帽层106的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述盖帽层106的材料包括氮化硅。
形成盖帽层106的步骤包括：在所述基底的第一器件区I和第二器件区II上保形覆盖盖帽材料层107(如图5所示)；去除所述第一器件区I的所述盖帽材料层107，位于第二器件区II的剩余的所述盖帽材料层107作为盖帽层106。
本实施例中，通过原子层沉积工艺(Atomic Layer Deposition，ALD)形成所述盖帽材料层107。原子层沉积工艺具有较好的保形覆盖能力，有利于保证在形成所述盖帽材料层107的步骤中，所述盖帽材料层107能够保形覆盖于所述栅极结构101、第一源漏掺杂层102a以及第二源漏掺杂层102b上，而且通过采用原子层沉积工艺，还有利于提高所述盖帽材料层107的厚度均一性，相应有利于提高所述盖帽层106的厚度均一性。其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述盖帽材料层。
所述盖帽层106还位于所述第二器件区II中所述栅极结构101侧壁以及所述栅极掩膜层105的顶部，后续形成覆盖第一源漏掺杂层102a、盖帽层106以及栅极结构101的层间介质材料层，去除高于所述栅极结构101的所述层间介质材料层，剩余的所述层间介质材料层作为层间介质层，在去除高于所述栅极结构101的所述层间介质材料层的过程中，去除栅极掩膜层105的顶部的盖帽层106，后续刻蚀所述层间介质层，形成露出所述第一源漏掺杂层102a的第一开口和露出所述盖帽层106的第二开口。
需要说明的是，所述盖帽层106不宜过厚，也不宜过薄。后续还会刻蚀第二开口露出的盖帽层106，在盖帽层106中形成露出第二源漏掺杂层102b的第三开口，若所述盖帽层106过厚，垂直于栅极结构101侧壁的方向上，易导致所述第二开口过多的远离第二器件区II中的所述栅极结构101，从而导致第三开口露出的第二源漏掺杂层102b的面积过小，从而影响后续接触孔插塞和第二源漏掺杂层102b的接触效果；且后续形成覆盖第一源漏掺杂层102a和盖帽层106的层间介质层的过程中，还去除所述栅极结构101顶部的盖帽层106，若所述盖帽层106过厚，会增大后续去除所述栅极结构101顶部的盖帽层106的难度；且后续刻蚀去除第二开口底部的盖帽层106的过程中，刻蚀时间长，工艺成本大，且不利于副产物的去除干净。若所述盖帽层106过薄，后续对所述第一开口露出的第一源漏掺杂层102a掺杂导电离子的过程中，导电离子易穿过所述第二源漏掺杂层102b上的盖帽材料层107，进入所述第二源漏掺杂层102b中。本实施例中，所述盖帽层106的厚度为4纳米至20纳米，如8纳米、10纳米、15纳米或18纳米。
本实施例中，采用各向同性刻蚀去除所述第一源漏掺杂层102a上的所述盖帽材料层107。在一种情况下，将第一器件区I上的盖帽材料层107全部去除。
具体的，采用湿法刻蚀工艺去除所述第一源漏掺杂层102a上的所述盖帽材料层107。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
本实施例中，湿法刻蚀工艺中采用的刻蚀溶液为磷酸。
具体的，去除所述第一器件区I上的所述盖帽材料层107的步骤包括：形成露出所述第一器件区I的遮挡层(图中未示出)。
所述遮挡层作为去除所述第一器件区I中所述盖帽材料层107的掩膜。
所述遮挡层的材料为易于去除的材料，在去除所述第一器件区I中的所述盖帽材料层107后，且在后续形成层间介质层之前，去除所述遮挡层；在去除所述遮挡层的过程中，所述第二源漏掺杂层102b上的所述盖帽层106不易受损伤，在后续对第一源漏掺杂层102a进行掺杂导电离子的过程中，所述盖帽层106能够更好的保护所述第二源漏掺杂层102b不会被掺杂进导电离子。
本实施例中，遮挡层的材料为有机材料，例如：BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UVLight Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
参考图7和图8，在所述基底上形成层间介质层108(如图8所示)，所述层间介质层108覆盖所述第一源漏掺杂层102a和盖帽层106。
所述层间介质层108用于电隔离相邻器件。具体的，所述层间介质层108的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述层间介质层108的材料包括氧化硅。
具体的，所述层间介质层108覆盖所述栅极结构101的侧壁，露出所述栅极结构101的顶面。所述层间介质层108露出所述栅极结构101的顶面，为后续去除所述栅极结构101，形成器件栅极结构做准备。
形成所述层间介质层108的步骤包括：形成覆盖所述第一器件区I和第二器件区II的层间介质材料层109(如图7所示)，所述层间介质材料层109覆盖所述栅极结构101；采用平坦化工艺去除高于所述栅极结构101的层间介质材料层109，剩余的所述层间介质材料层109作为所述层间介质层108。
需要说明的是，采用平坦化工艺去除高于所述栅极结构101的层间介质材料层109的过程中，还去高于所述栅极结构101的盖帽层106，以及所述栅极结构101上的栅极掩膜层105。
去除栅极掩膜层105以及高于所述栅极结构101上的盖帽层106，露出所述栅极结构101，为后续去除所述栅极结构101做准备。
参考图9和图10，所述半导体结构的形成方法还包括：在形成所述层间介质层108后，刻蚀所述第一源漏掺杂层102a和第二源漏掺杂层102b上方的层间介质层108之前，去除所述栅极结构101，在层间介质层108中形成栅极开口110(如图9所示)；在栅极开口110中形成器件栅极结构111(如图10所示)。
本实施例中，采用干法刻蚀工艺去除所述栅极结构101，在所述栅极结构101的位置形成栅极开口110。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述栅极开口110的形貌满足工艺需求，且还有利于提高所述栅极结构101的去除效率。而且，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀所述栅极结构101中的多个膜层，简化了工艺步骤。在刻蚀去除所述栅极结构101的过程中，以所述鳍部103为刻蚀停止层，能够降低对鳍部103的损伤。
所述器件栅极结构111在半导体结构工作时，用于控制沟道的开启与断开。
本实施例中，所述器件栅极结构111为金属栅极结构。
具体的，所述器件栅极结构111包括栅介质层(图中未示出)以及位于所述栅介质层上的金属栅极层(图中未示出)。
所述栅介质层用于将金属栅极层与鳍部103进行电隔离。本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
金属栅极层作为电极，用于实现与外部电路的电连接。本实施例中，金属栅极层的材料为镁钨合金。其他实施例中，金属栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
参考图11和图12，刻蚀所述第一源漏掺杂102a和盖帽层106上方的所述层间介质层108，在所述层间介质层108中形成露出所述第一源漏掺杂层102a的第一开口113(如图12所示)以及露出所述第二源漏掺杂层102b上所述盖帽层106的第二开口114(如图12所示)。
所述第一开口113为后续在所述第一源漏掺杂层102a中掺杂导电离子做准备，还用于为后续形成接触孔插塞提供工艺空间。所述第二开口114为后续形成接触孔插塞提供工艺空间。
本实施例中，在同一步骤中刻蚀所述层间介质层108，形成所述第一开口113和第二开口114，有利于简化工艺，降低光罩(mask)成本。
本实施例中，采用干法刻蚀工艺刻蚀所述第一源漏掺杂102a上方的所述层间介质层108，如各向异性干法刻蚀工艺，形成所述第一开口113。各向异性干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述第一开口113的形貌满足工艺需求，在刻蚀的过程中，以所述第一源漏掺杂层102a为刻蚀停止位置，有利于降低对所述第一源漏掺杂层102a的损伤。
本实施例中，采用干法刻蚀工艺刻蚀所述盖帽层106上方的所述层间介质层108，如各向异性干法刻蚀工艺，形成所述第二开口114。各向异性干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述第二开口114的形貌满足工艺需求。
本实施例中，所述盖帽层106的材料为氮化硅。氮化硅的致密度大于所述氧化硅的致密，在形成所述第二开口114的过程中，所述氮化硅的被刻蚀速率小于所述氧化硅的被刻蚀速率，在刻蚀层间介质层108形成第二开口114的过程中，以盖帽层106的上表面为刻蚀停止位置。
所述第二开口114露出所述盖帽层106的顶部表面，在后续对第一源漏掺杂层102a掺杂导电离子的过程中，所述盖帽层106能够保护所述第二源漏掺杂层102b，使得导电离子不易进入第二源漏掺杂层102b中。
需要说明的是，参考图11，所述半导体结构的形成方法还包括：在形成所述器件栅极结构111后，形成第一开口113前，在所述层间介质层108和器件栅极结构111上形成介电层112。
所述介电层112用于电隔离后续在后段中形成的导电层。
本实施例中，所述介电层112的材料为介电材料。具体的，所述介电层112的材料为氧化硅。
需要说明的是，在刻蚀所述层间介质层108之前，还包括：刻蚀所述介电层112。相应的，第一开口113和第二开口114还位于所述介电层112中。
参考图13，在所述第一开口113露出的所述第一源漏掺杂层102a中掺杂导电离子。具体的，所述导电离子为与所述第一源漏掺杂层102a导电类型相同的离子。
本实施例中，所述第一源漏掺杂层102a为PMOS的源漏掺杂层，所述第一源漏掺杂层102a中的导电离子掺杂浓度越高，所述第一源漏掺杂层102a中空穴迁移率越高，从而有利于提高沟道中载流子的迁移速率。且所述第一源漏掺杂层102a中的导电离子掺杂浓度越高，肖特基势垒越小，使得电阻电容(Resistor Capacitor，简称RC)延迟较小，有利于提高半导体结构的电学性能。具体的，所述P型离子包括B、Ga和In中的一种或多种。
其他实施例中，根据工艺需求，第一器件区还可以用于形成NMOS，相应的导电离子为N型离子。具体的N型离子包括P、As和Sb中的一种或多种。
本实施例中，在对第一源漏掺杂层102a掺杂导电离子的过程中，所述第二器件区的器件栅极结构111侧壁上的盖帽层106使得导电离子不易进入器件栅极结构111中。
本发明实施例，在所述第一器件区I中，形成所述第一源漏掺杂层102a后，形成覆盖所述第一源漏掺杂层102a和盖帽层106的层间介质层108，在所述层间介质层108中形成露出所述第一源漏掺杂层102a的第一开口113，所述层间介质层108起到掩膜作用，使得所述导电离子不易进入第一器件区I中的所述沟道中，有利于减缓短沟道效应。
本实施例中，采用离子注入的方式，在所述第一开口113露出的所述第一源漏掺杂层102a中掺杂导电离子。
本实施例中，导电离子掺杂在所述第一源漏掺杂层102a的中上部。在半导体结构工作时，所述导电离子在起到降低接触电阻以及增加对沟道应力的同时，使得导电离子不易扩散至所述沟道中，有利于改善半导体结构的短沟道效应。
需要说明的是，对所述第一开口113露出的所述第一源漏掺杂层102a掺杂导电离子的过程中，导电离子的掺杂剂量不宜过高也不宜过低。若所述导电离子的掺杂剂量过高，第一源漏掺杂层102a中导电离子易扩散至沟道区中，在半导体结构工作时，导致第一源漏掺杂层102a的耗尽层易扩展，导致短沟道效应严重。若所述导电离子的掺杂剂量过低，在第一器件区I中，对所述第一开口113露出的所述第一源漏掺杂层102a掺杂导电离子的步骤难以增加第一源漏掺杂层102a对第一器件区中沟道应力的作用，也不易降低第一器件区I中导通电阻，导致半导体结构的电学性能提升不显著。本实施例中，对所述第一开口113露出的所述第一源漏掺杂层102a掺杂导电离子的过程中，导电离子的剂量为1E15原子每平方厘米至8E15原子每平方厘米。
需要说明的是，在所述第一开口113露出的所述第一源漏掺杂层102a中掺杂导电离子后，对所述第一源漏掺杂层102a进行退火处理。
对所述第一源漏掺杂层102a进行退火处理用于修复晶格损伤。
本实施例中，采用激光退火工艺或尖峰退火工艺进行所述退火处理。
参考图14，在所述第一开口113露出的所述第一源漏掺杂层102a中掺杂导电离子之后，刻蚀所述第二开口114露出的所述盖帽层106，在所述盖帽层106中形成露出所述第二源漏掺杂层102b的第三开口115。
所述第三开口115露出所述第二源漏掺杂层102b，所述第三开口115为后续形成与第二源漏掺杂层102b的接触孔插塞提供空间。
本实施例中，采用干法刻蚀工艺刻蚀第二开口114露出的所述盖帽层106，形成第三开口115，如各向异性干法刻蚀工艺。各向异性干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述第三开口115的形貌满足工艺需求，且还有利于提高所述第二开口114露出的所述盖帽层106的去除效率。
需要说明的是，采用各向异性干法刻蚀工艺刻蚀第二开口114露出的所述盖帽层106的过程中，采用刻蚀气体包括碳氢氟气体，使得盖帽层106与第一源漏掺杂层102a具有较大的刻蚀选择比。
具体的，所述碳氢氟气体包括：CH2F2和CH3F中的一种或两种。
需要说明的是，形成所述第三开口115后，通常会存在少量残留(residue)的盖帽层106，本实施例中盖帽层106为氮化硅，因此，所述盖帽层106的存在不会污染半导体结构，不易对半导体结构的电学性能造成大的影响，有利于提高半导体结构的电学性能。
还需要说明的是，刻蚀所述第二开口114露出的所述盖帽层106的过程中，所述器件栅极结构111侧壁的盖帽层106能够使得器件栅极结构111不易被误刻蚀，在半导体结构工作时，有利于提高器件栅极结构111对沟道的控制能力。
参考图15，以所述盖帽层106为掩模，在所述第一开口113中形成第一接触孔插塞116，在第二开口114和第三开口115中形成第二接触孔插塞117。
第一接触孔插塞116用于使得第一源漏掺杂层102a与外部电路实现电连接,
第二接触孔插塞117用于使得第二源漏掺杂层102b与外部电路实现电连接。
本实施例中，第一接触孔插塞116和第二接触孔插塞117的材料为钨。在其他实施例中，第一接触孔插塞和第二接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
在其他实施例中，半导体结构的形成方法还可以包括：在提供基底后，形成盖帽层前，形成保形覆盖所述基底、栅极结构、第一源漏掺杂层和第二源漏掺杂层的抗刻蚀材料层。
在后续半导体结构的形成过程中，所述抗刻蚀材料层使得所述栅极结构、第一源漏掺杂层和第二源漏掺杂层不易受到损伤。
相应的，在形成所述盖帽材料层的步骤中，所述盖帽材料层形成在所述抗刻蚀材料层上。
相应的，在去除所述第一器件区的所述盖帽材料层后，所述第一器件区的所述抗刻蚀材料层被保留。
相应的，在形成所述第一开口后，还刻蚀所述第一开口底部的所述抗刻蚀材料层，在所述抗刻蚀材料层中形成露出所述第一源漏掺杂层的第一刻蚀开口。
形成露出所述第一源漏掺杂层的第一刻蚀开口，为后续对第一开口露出的第一源漏掺杂层掺杂导电离子做准备。
相应的，在所述盖帽层中形成露出所述第二源漏掺杂层的第三开口后，还刻蚀所述第三开口底部的抗刻蚀材料层，在所述抗刻蚀材料层中形成露出所述第二源漏掺杂层的第二刻蚀开口；形成第二刻蚀开口后，剩余的所述抗刻蚀材料层作为抗刻蚀层。
形成第二刻蚀开口，为后续在第二器件区中形成第二接触孔插塞做准备。
相应的，在第一开口和第一刻蚀开口中形成第一接触孔插塞，在第二开口、第三开口和第二刻蚀开口中形成第二接触孔插塞。
相应的，本发明实施例还提供一种半导体结构。参考图16，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底，包括第一器件区I和第二器件区II；器件栅极结构211，位于所述基底上；第一源漏掺杂层202a，位于所述第一器件区I的所述器件栅极结构211两侧的所述基底中，第二源漏掺杂层202b，位于所述第二器件区II的所述器件栅极结构211两侧的所述基底中；盖帽层206，位于所述第二源漏掺杂层202b上，且所述盖帽层206露出所述第一源漏掺杂层202a；层间介质层208，位于所述基底上；第一开口213，位于所述层间介质层208中，所述第一开口213的底部露出所述第一源漏掺杂层202a；第二开口214，位于所述层间介质层208中，所述第二开口214的底部露出所述第二源漏掺杂层202b上的所述盖帽层206；导电离子，位于所述第一开口213的底部露出的所述第一源漏掺杂层202a中。
本发明实施例，导电离子位于所述第一开口213的底部露出的所述第一源漏掺杂层202a中，在第一源漏掺杂层202a中形成所述导电离子的过程中，所述盖帽层206起到了掩膜作用，使得导电离子不易形成在所述第二源漏掺杂层202b中，本发明实施例中，后续去除所述第二开口214的底部露出的所述盖帽层206后，盖帽层206不会对半导体结构的造成污染，有利于提高半导体结构的电学性能。
本实施例中，导电离子位于所述第一源漏掺杂层202a的中上部。在半导体结构工作时，所述导电离子在起到降低接触电阻以及增加对沟道应力的同时，使得导电离子不易扩散至所述沟道中，有利于改善半导体结构的短沟道效应。
需要说明的是，所述第一源漏掺杂层202a中上部的导电离子的掺杂浓度不宜过高也不宜过低。若所述导电离子的掺杂浓度过高，第一源漏掺杂层202a中导电离子易扩散至沟道区中，在半导体结构工作时，导致第一源漏掺杂层202a的耗尽层易扩展，导致短沟道效应严重。若所述导电离子的掺杂浓度过低，在第一器件区I中，对所述第一开口213的底部露出的所述第一源漏掺杂层202a掺杂导电离子的步骤不能增加第一源漏掺杂层202a对第一器件区中沟道应力的作用，也不易降低第一器件区I中导通电阻，导致半导体结构的电学性能提升不显著。本实施例中，所述第一源漏掺杂层202a中，导电离子的浓度为1E20原子每立方厘米至8E20原子每立方厘米。
衬底200为后续形成半导体结构提供工艺基础。
本实施例中，以待形成的半导体结构为鳍式场效应晶体管(FinFET)为例，所述基底包括衬底200和位于所述衬底200上的鳍部203。其他实施例中，以形成的半导体结构为金属-氧化物半导体场效应晶体管(MOSFET)为例，相应的，所述基底为平面基底。
本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，鳍部203的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述器件栅极结构211在半导体结构工作时，用于控制沟道的开启与断开。本实施例中，所述器件栅极结构211横跨所述鳍部203，且覆盖所述鳍部203的部分顶面和部分侧壁。
本实施例中，所述器件栅极结构211为金属栅极结构。其他实施例中，所述器件栅极结构还可以为多晶硅栅极结构。
本实施例中，所述器件栅极结构211包括栅介质层(图中未示出)以及位于所述栅介质层上的金属栅极层(图中未示出)。
所述栅介质层用于将金属栅极层与鳍部203进行电隔离。本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
金属栅极层作为电极，用于实现与外部电路的电连接。本实施例中，金属栅极层的材料为镁钨合金。其他实施例中，金属栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，第一器件区I中，所述第一源漏掺杂层202a位于所述器件栅极结构211两侧的所述鳍部203中；第二器件区II中，所述第二源漏掺杂层202b位于所述器件栅极结构211两侧的所述鳍部203中。
具体的，第一器件区I为PMOS器件区，第二器件区II为NMOS器件区。
所述第一器件区I中，所述半导体器件为PMOS。第一源漏掺杂层202a的材料为掺杂有第一源漏离子和导电离子的锗化硅或者硅，第一源漏离子和导电离子均为P型离子。本实施例通过在锗化硅中掺杂硼离子，使硼离子取代晶格中硅原子的位置，掺入的硼离子越多，导电性能也就越强。其他实施例中，掺杂的第一源漏离子还可以为铟或镓。
所述第二器件区II中，所述半导体器件为NMOS。第二源漏掺杂层202b的材料为掺杂有第二源漏离子的碳化硅或磷化硅，第二源漏离子为N型离子。本实施例通过在碳化硅或磷化硅中掺杂磷离子，使磷离子取代晶格中硅原子的位置，掺入的磷离子越多，导电性能也就越强。其他实施例中，掺杂的第二源漏离子还可以为砷。
其他实施例中，所述第一器件区I还可为NMOS器件区，相应的，第一源漏掺杂层的材料为掺杂有第一源漏离子和导电离子的碳化硅或磷化硅，第一源漏离子和导电离子为N型离子。所述第二器件区II还可为PMOS器件区，第二源漏掺杂层的材料为掺杂有第二源漏离子的锗化硅或者硅，第二源漏离子为P型离子。
所述半导体结构还包括：隔离结构204，位于所述鳍部203侧部的所述衬底200上。所述隔离结构204用于使得各个鳍部203之间实现电隔离。
所述隔离结构204的材料为介电材料。具体的，所述隔离结构204的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述隔离结构204的材料包括氧化硅。
形成所述第一源漏掺杂层202a中的掺杂导电离子的过程中，所述盖帽层206起到了掩膜作用，使得导电离子不易形成在所述第二源漏掺杂层202b中。
具体的，所述盖帽层206的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述盖帽层206的材料包括氮化硅。
本实施例中，所述盖帽层206还位于所述第二器件区II中所述器件栅极结构211的侧壁上。
在第一源漏掺杂层202a中形成导电离子的过程中，所述器件栅极结构211侧壁上的盖帽层206，使得导电离子不易进入器件栅极结构211中；且在层间介质层208中形成第二开口214的过程中，所述器件栅极结构211侧壁上的盖帽层206能够起到保护器件栅极结构211的作用，从而，半导体结构工作时，所述器件栅极结构211对所述沟道具有较高的控制能力。
需要说明的是，在后续刻蚀层间介质层以形成第一开口213和第二开口214的过程中，所述层间介质层208和所述盖帽层206的刻蚀选择比不宜过小。若所述层间介质层208和所述盖帽层206的刻蚀选择比过小，在刻蚀形成露出第一源漏掺杂层202a的第一开口的过程中，所述第二源漏掺杂层202b上的盖帽层206的损伤过大，在采用无掩膜掺杂的方式对所述第一源漏掺杂层202a掺杂导电离子的过程中，所述盖帽层206不能很好的起到阻挡导电离子进入第二源漏掺杂层202b中的作用。本实施例中，所述层间介质层和所述盖帽层206的刻蚀选择比大于10，例如50、100或150。
需要说明的是，所述盖帽层206不宜过厚，也不宜过薄。所述第二开口214是通过刻蚀所述层间介质层208形成的，若所述盖帽层206过厚，会占据所述第二开口214的工艺空间，易导致所述第二开口214过多的远离第二器件区II中的所述器件栅极结构211，后续刻蚀所述第二开口214的底部露出的所述盖帽层206，在所述盖帽层206中形成第三开口，易导致第三开口露出的所述第二源漏掺杂层202b的面积过小，从而影响后续接触孔插塞和第二源漏掺杂层202b的接触效果。若所述盖帽层206过厚，会增大后续去除所述第二源漏掺杂层202b顶部的盖帽层206的难度；且后续刻蚀去除第二开口底部的盖帽层106的过程中，刻蚀时间长，工艺成本大，且不利于副产物的去除干净。若所述盖帽层206过薄，易导致对所述第一开口213的底部露出的第一源漏掺杂层202a掺杂导电离子的过程中，导电离子易穿过所述第二源漏掺杂层202b上的盖帽层206进入所述第二源漏掺杂层202b中。本实施例中，所述盖帽层206的厚度为4纳米至20纳米，如8纳米、10纳米、15纳米或18纳米。
所述层间介质层208用于电隔离相邻器件。
具体的，所述层间介质层208的材料包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述层间介质层208的材料包括氧化硅。
本实施例中，所述第一源漏掺杂层202a为PMOS的源漏掺杂层，相应的，所述导电离子为P型离子，具体的，所述P型离子包括B、Ga和In中的一种或多种。
第一源漏掺杂层202a中的导电离子掺杂浓度越高，所述第一源漏掺杂层202a中空穴迁移率越高，从而有利于提高沟道中载流子的迁移速率。且所述第一源漏掺杂层202a中的导电离子掺杂浓度越高，肖特基势垒越小，使得电阻电容(Resistor Capacitor，简称RC)延迟较小，有利于提高半导体结构的电学性能。
其他实施例中，所述第一器件区还可以用于形成NMOS，相应的导电离子为N型离子。具体的所述N型离子包括P、As和Sb中的一种或多种。
所述半导体结构还包括：介电层212，位于所述层间介质层208和器件栅极结构211上。
介电层212用于后续形成的电隔离接触孔插塞。
本实施例中，所述介电层212的材料为介电材料。具体的，所述介电层212的材料为氧化硅。
所述第一开口213和所述第二开口214用于为后续形成接触孔插塞提供工艺空间。
需要说明的是，在其他实施例中，所述半导体结构还包括：抗刻蚀层，保形覆盖在基底、栅极结构、第一源漏掺杂层和第二源漏掺杂层上；且所述抗刻蚀层中具有与第一开口连通且露出第一源漏掺杂层的第一刻蚀开口，以及与第二开口和第三开口连通，且露出第二源漏掺杂层的第二刻蚀开口。
在后续半导体结构的形成过程中，所述抗刻蚀层使得所述栅极结构、第一源漏掺杂层和第二源漏掺杂层不易受到损伤。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极结构，所述基底包括第一器件区和第二器件区，所述第一器件区的所述栅极结构两侧的所述基底中具有第一源漏掺杂层，所述第二器件区的所述栅极结构两侧的所述基底中具有第二源漏掺杂层；
在所述第二器件区的基底上形成盖帽层，所述盖帽层覆盖所述第二源漏掺杂层且露出所述第一源漏掺杂层；
在所述基底上形成层间介质层，所述层间介质层覆盖所述第一源漏掺杂层和盖帽层；
刻蚀所述第一源漏掺杂层和盖帽层上方的所述层间介质层，在所述层间介质层中形成露出所述第一源漏掺杂层的第一开口以及露出所述第二源漏掺杂层上所述盖帽层的第二开口；
以所述盖帽层为掩模，在所述第一开口露出的所述第一源漏掺杂层中掺杂导电离子。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构为伪栅结构；
形成所述层间介质层的步骤中，所述层间介质层覆盖所述栅极结构的侧壁，且暴露出所述栅极结构的顶面；
在形成所述层间介质层后，且在刻蚀所述第一源漏掺杂层和第二源漏掺杂层上方的层间介质层之前，还包括：去除所述栅极结构，在所述层间介质层中形成栅极开口；在所述栅极开口中形成器件栅极结构。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述盖帽层的形成步骤包括：在所述基底的第一器件区和第二器件区上保形覆盖盖帽材料层；
去除所述第一器件区的所述盖帽材料层，位于所述第二器件区的剩余的所述盖帽材料层作为盖帽层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述盖帽材料层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述第一器件区的所述盖帽材料层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺中采用的刻蚀溶液为磷酸溶液。
7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述盖帽层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
8.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述盖帽层的厚度为4纳米至20纳米。
9.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用离子注入的方式在所述第一开口露出的所述第一源漏掺杂层中掺杂导电离子。
10.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述第一开口露出的所述第一源漏掺杂层中掺杂导电离子之后，还包括：刻蚀所述第二开口露出的所述盖帽层，在所述盖帽层中形成露出所述第二源漏掺杂层的第三开口。
11.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；
所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶部和部分侧壁；
第一器件区中，所述第一源漏掺杂层形成在所述栅极结构两侧的所述鳍部中；第二器件区中，所述第二源漏掺杂层形成在所述栅极结构两侧的所述鳍部中。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一器件区为PMOS器件区，所述第二器件区为NMOS器件区；
在所述第一开口露出的所述第一源漏掺杂层中掺杂导电离子的步骤中，所述导电离子为P型离子。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一开口露出的所述第一源漏掺杂层中掺杂导电离子的步骤中，所述导电离子掺杂在所述第一源漏掺杂层的中上部；
对所述第一开口露出的所述第一源漏掺杂层掺杂导电离子的步骤中，导电离子的剂量为1E15原子每平方厘米至8E15原子每平方厘米。
14.一种半导体结构，其特征在于，包括：
基底，包括第一器件区和第二器件区；
器件栅极结构，位于所述基底上；
第一源漏掺杂层，位于所述第一器件区的所述器件栅极结构两侧的所述基底中，第二源漏掺杂层，位于所述第二器件区的所述器件栅极结构两侧的所述基底中；
盖帽层，位于所述第二源漏掺杂层上，且所述盖帽层露出所述第一源漏掺杂层；
层间介质层，位于所述基底上；
第一开口，位于所述层间介质层中，所述第一开口的底部露出所述第一源漏掺杂层；
第二开口，位于所述层间介质层中，所述第二开口的底部露出所述第二源漏掺杂层上的所述盖帽层；
导电离子，位于所述第一开口露出的所述第一源漏掺杂层中。
15.如权利要求14所述的半导体结构，其特征在于，所述盖帽层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
16.如权利要求14所述的半导体结构，其特征在于，所述盖帽层的厚度为4纳米至20纳米。
17.如权利要求14所述的半导体结构，其特征在于，所述盖帽层还位于所述第二器件区中所述器件栅极结构的侧壁。
18.如权利要求14所述的半导体结构，其特征在于，所述第一器件区为PMOS器件区，所述第二器件区为NMOS器件区；
所述导电离子为P型离子。
19.如权利要求14所述的半导体结构，其特征在于，所述基底包括衬底和位于所述衬底上的鳍部；
所述器件栅极结构横跨所述鳍部，且覆盖所述鳍部的部分顶部和部分侧壁；
第一器件区中，所述第一源漏掺杂层位于所述器件栅极结构两侧的所述鳍部中；第二器件区中，所述第二源漏掺杂层位于所述器件栅极结构两侧的所述鳍部中。
20.如权利要求14所述的半导体结构，其特征在于，所述导电离子位于所述第一源漏掺杂层的中上部；
所述第一源漏掺杂层中，所述导电离子的浓度为1E20原子每立方厘米至8E20原子每立方厘米。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517731A (en) * 1983-09-29 1985-05-21 Fairchild Camera & Instrument Corporation Double polysilicon process for fabricating CMOS integrated circuits
US4889820A (en) * 1988-03-14 1989-12-26 Fujitsu Limited Method of producing a semiconductor device
US6087706A (en) * 1998-04-07 2000-07-11 Advanced Micro Devices, Inc. Compact transistor structure with adjacent trench isolation and source/drain regions implanted vertically into trench walls
US6107175A (en) * 1998-01-14 2000-08-22 United Microelectronics Corp. Method of fabricating self-aligned contact
US6365446B1 (en) * 2000-07-03 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process
JP2004039971A (ja) * 2002-07-05 2004-02-05 Toyota Industries Corp 半導体装置の製造方法
CN107591370A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108257916A (zh) * 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108346697A (zh) * 2017-01-23 2018-07-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN108695257A (zh) * 2017-04-06 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108807276A (zh) * 2017-05-05 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100488540B1 (ko) * 2002-08-29 2005-05-11 삼성전자주식회사 반도체소자 및 이를 제조하는 방법
US10297602B2 (en) * 2017-05-18 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Implantations for forming source/drain regions of different transistors

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517731A (en) * 1983-09-29 1985-05-21 Fairchild Camera & Instrument Corporation Double polysilicon process for fabricating CMOS integrated circuits
US4889820A (en) * 1988-03-14 1989-12-26 Fujitsu Limited Method of producing a semiconductor device
US6107175A (en) * 1998-01-14 2000-08-22 United Microelectronics Corp. Method of fabricating self-aligned contact
US6087706A (en) * 1998-04-07 2000-07-11 Advanced Micro Devices, Inc. Compact transistor structure with adjacent trench isolation and source/drain regions implanted vertically into trench walls
US6365446B1 (en) * 2000-07-03 2002-04-02 Chartered Semiconductor Manufacturing Ltd. Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process
JP2004039971A (ja) * 2002-07-05 2004-02-05 Toyota Industries Corp 半導体装置の製造方法
CN107591370A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN108257916A (zh) * 2016-12-28 2018-07-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108346697A (zh) * 2017-01-23 2018-07-31 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN108695257A (zh) * 2017-04-06 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108807276A (zh) * 2017-05-05 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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