CN109087939B - 半导体结构的形成方法、ldmos晶体管及其形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法、LDMOS晶体管及其形成方法，半导体结构的形成方法包括：提供基底，所述基底包括：衬底和位于所述衬底上鳍部；进行隔离注入处理，在所述鳍部内形成隔离区。所述隔离区是通过隔离注入处理而形成的，所以形成所述隔离区的过程无需对所述鳍部进行刻蚀，能够有效降低形成工艺难度，也不会改变所述基底的表面形貌，能够降低所述隔离区形成过程对后续工艺的影响，从而有利于降低后续步骤的工艺难度，有利于提高后续步骤的工艺质量；当所述半导体结构用于形成LDMOS晶体管时，本发明技术方案有利于提高工艺质量，有利于所形成LDMOS晶体管电学性能的改善。

Description

半导体结构的形成方法、LDMOS晶体管及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法、LDMOS晶体管及其形成方法。
背景技术
横向扩散场效应(Lateral Diffusion MOS,LDMOS)晶体管是一种通过平面扩散(planar diffusion)在半导体基板表面形成横向电流路径的半导体结构。与传统MOS晶体管相比，LDMOS晶体管中源区和漏区之间具有轻掺杂区，被称之为漂移区。因此在LDMOS晶体管在源区和漏区之间连接高压时，漂移区能够承受较高的电压降，所以LDMOS晶体管能够具有较高的击穿电压。
LDMOS晶体管包括位于半导体衬底内的源区区域、漏区区域以及位于源区区域和漏区区域之间的沟道区，栅极位于沟道区域上方。此外，与传统场效应晶体管不同的是，LDMOS晶体管中漏区区域与栅极之间的距离大于源区区域与栅极之间的距离，并且漏区区域位于用以分隔沟道区域和漏区区域的掺杂阱内。
另一方面，为了更好适应器件尺寸按比例缩小的要求，非平面晶体管应运而生，例如全包围栅极(Gate-all-around，GAA)晶体管或鳍式场效应管(FinFET)。其中，鳍式场效应晶体管与现有技术具有更好的兼容性，因此得到了广泛的应用。
但是在引入鳍式场效应晶体管结构后，现有技术所形成的LDMOS晶体管的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法、LDMOS晶体管及其形成方法，以提高所形成LDMOS晶体管的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括：衬底和位于所述衬底上的鳍部；进行隔离注入处理，在所述鳍部内形成隔离区。
本发明还提供一种LDMOS晶体管的形成方法，包括：提供基底，所述基底包括：衬底和位于所述衬底上的鳍部；进行隔离注入处理，在部分所述鳍部内形成第一隔离区；进行第一注入处理，在所述鳍部内形成第一掺杂区，所述第一掺杂区包围所述第一隔离区；进行第二注入处理，在所述鳍部内形成第二掺杂区，所述第二掺杂区与所述第一掺杂区相邻设置，所述第二掺杂区的掺杂离子类型与所述第一掺杂区的掺杂离子类型不同；形成横跨所述鳍部的栅极结构，所述栅极结构位于部分所述第一隔离区和部分所述第二掺杂区上；在所述第一掺杂区内形成漏区；在所述第二掺杂区内形成源区。
相应的，本发明还提供一种LDMOS晶体管，包括：基底，所述基底包括：衬底和位于所述衬底上的鳍部；第一隔离区，位于所述鳍部内，所述第一隔离区通过隔离注入处理形成；第一掺杂区，位于所述鳍部内且包围所述第一隔离区；第二掺杂区，位于所述鳍部内且与所述第一掺杂区相邻设置；栅极结构，横跨所述鳍部且位于部分所述第一隔离区和部分所述第二掺杂区上；漏区，位于所述第一掺杂区内；源区，位于所述第二掺杂区内。
与现有技术相比，本发明的技术方案具有以下优点：
所述隔离区是通过隔离注入处理而形成的，与通过开设凹槽而形成隔离结构的技术方案相比，本发明技术方案形成所述隔离区的过程无需对所述鳍部进行刻蚀，能够有效降低形成所述隔离区的工艺难度；而且通过隔离注入处理的方式形成所述隔离区，也不会改变所述基底的表面形貌，能够降低所述隔离区形成过程对后续工艺的影响，从而有利于降低后续步骤的工艺难度，有利于提高后续步骤的工艺质量；当所述半导体结构用于形成LDMOS晶体管时，本发明技术方案能够有效降低所述第一掺杂区、所述第二掺杂区、所述栅极结构以及所述源区和漏区的形成工艺难度，有利于提高工艺质量，有利于所形成LDMOS晶体管电学性能的改善。
本发明可选方案中，所述隔离注入处理的注入离子为C、N和O中的一种或多种，隔离注入处理的注入离子与所述鳍部的材料能够形成电阻值较高的碳硅化合物、氮硅化合物或氧硅化合物，能够有效提高所述隔离区的电阻阻值；当所述半导体结构用于形成LDMOS晶体管时，所述隔离区能够有效降低漂移区的表面电场，从而能够达到提高击穿电压的目的。
本发明可选方案中，所述隔离注入处理的注入深度大于所述鳍部的高度，因此所形成隔离区贯穿所述鳍部的高度，这种做法能够有效提高所形成隔离区的隔离效果；当所述半导体结构用于形成LDMOS晶体管时，使所述第一隔离区和所述第二隔离区的深度大于或等于所述鳍部高度的做法，能够使所述LDMOS晶体管的导通电流扩散至所述衬底内，从而降低所述鳍部对导通电流对限制，有利于击穿电压的提高。
本发明可选方案中，所述隔离注入处理在所述鳍部内形成第一隔离区和第二隔离区；而且所述第一掺杂区包围所述第一隔离区，所述第二掺杂区包围所述第二隔离区，所以所述第一隔离区和所述第二隔离区能够同时实现弱化表面电场的作用，从而能够有效提高所形成LDMOS晶体管的击穿电压。
附图说明
图1至图4是一种LDMOS晶体管形成过程中各个步骤对应的剖面结构示意图；
图5是引入鳍式场效应晶体管结构后的基底结构示意图；
图6至图8是本发明半导体结构形成方法一实施例各个步骤的结构示意图；
图9至图11是本发明LDMOS晶体管形成方法第一实施例各个步骤对应的结构示意图；
图12至图13是本发明LDMOS晶体管第二实施例各个步骤的剖面结构示意图；
图14是本发明第二实施例所形成LDMOS晶体管的伏安特性曲线与现有技术中一种LDMOS晶体管的伏安特性曲线的对比示意图。
具体实施方式
由背景技术可知，在引入鳍式场效应晶体管结构后，现有技术所形成的LDMOS晶体管的电学性能仍有待提高。现结合一种LDMOS晶体管的形成过程分析其电学性能仍有待提高的原因：
LDMOS晶体管中，在源区和漏区之间具有一个掺杂浓度较低的漂移区，漂移区的阻值较高，能够承受更高的电压。此外，隔离结构被引入漂移区内，并使栅极结构覆盖部分隔离结构，从而弱化漂移区表面电场，以提高所述LDMOS晶体管的耐压性能。
参考图1至图4，示出了一种LDMOS晶体管形成过程中各个步骤对应的剖面结构示意图。
所述形成过程包括：如图1所示，提供基底(图中未标示)，所述基底包括：衬底10和位于所述衬底10内的隔离结构11；如图2所示，进行第一离子注入，在所述衬底10内形成第一掺杂区12，所述第一掺杂区12为所述LDMOS晶体管的漂移区，所述第一掺杂区12包围所述隔离结构11；如图3所示，进行第二离子注入，在所述衬底10内形成第二掺杂区13，所述第二掺杂区13的掺杂离子类型与所述第一掺杂区12的掺杂离子类型不同；如图4所示，在所述衬底10上形成栅极结构14，所述栅极结构14位于部分所述隔离结构11上，且延伸至部分所述第二掺杂区13上；在所述栅极结构14两侧的衬底10内分别形成源区15和漏区16，所述源区15位于所述第二掺杂区13内，所述漏区16位于所述第一掺杂区12内。
其中形成所述隔离结构11的过程包括：在所述衬底10内形成凹槽；向所述凹槽内填充介质材料以形成所述隔离结构11。由于所述LDMOS晶体管为平面器件，因此所述衬底10为平面衬底，所以用于形成所述隔离结构的凹槽位于所述平面衬底10内，且所形成隔离结构11的顶部与所述衬底10的表面齐平，因此所述基底的表面具有较高的平整度，所以所述基底能够为后续半导体工艺提供平整度较高的工艺表面，从而降低后续流程的工艺难度。
但是引入鳍式场效应晶体管结构后，如图5所示，所述基底包括：衬底20、位于所述衬底20上的鳍部21以及填充于相邻鳍部21之间的隔离层22，所述隔离层22的顶部低于所述鳍部21的顶部。
由于所述隔离层22顶部低于所述鳍部21的顶部，所以当在所述鳍部21内开设凹槽以形成隔离结构时，所述凹槽位于所述鳍部21内，所以形成所述凹槽的过程需要对所述鳍部21进行刻蚀，而鳍部21的尺寸一般较小，所以对所述鳍部21进行刻蚀形成凹槽的工艺难度较大。
所述凹槽较大的形成工艺难度，会增大形成所述隔离结构的难度，从而可能会影响所形成隔离结构的质量，从而可能会影响所形成LDMOS晶体管的电学性能。
而且所述隔离结构的顶部与所述鳍部21的顶部齐平，因此高于所述隔离层22的顶部。也就是说，所述基底具有高低起伏的表面，难以为后续工艺提供良好的操作表面，会增大后续步骤的工艺难度，可能会增大所述第一掺杂区、所述第二掺杂区、所述栅极结构以及所述源区和所述漏区形成的工艺难度，从而可能会造成所形成LDMOS晶体管的电学性能退化，造成良率降低。
此外在填充介质材料形成隔离结构的过程中，介质材料也会填充至相邻鳍部21之间，覆盖于所述隔离层22上，从而造成所述基底的表面形貌发生变化；基底表面形貌的变化会影响后续图形化步骤中所述基底表面形成的图形形状，从而造成后续步骤工艺难度增大，增大所形成LDMOS晶体管电学性能退化的几率。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，通过部分鳍部进行隔离注入处理，在所述鳍部内形成隔离区；所述隔离区的阻值较高，能够在不形成凹槽的前提下，在所述鳍部内形成高阻值的隔离区，能够降低形成所述隔离区的工艺难度，有利于提高所形成LDMOS晶体管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图6至图8，示出了本发明半导体结构形成方法一实施例各个步骤的结构示意图。
所述形成方法包括：提供基底(图中未标示)，所述基底包括：如图6和图7所示，衬底110和位于所述衬底110上的鳍部120；如图7和图8所示，进行隔离注入处理143，在所述鳍部120内形成隔离区140(如图8所示)。
所述隔离区140是通过隔离注入处理143而形成的，与通过开设凹槽而形成隔离结构的技术方案相比，本发明技术方案形成所述隔离区140的过程无需对所述鳍部120进行刻蚀，能够有效降低形成所述隔离区140的工艺难度；而且通过隔离注入处理143的方式形成所述隔离区140，也不会改变所述基底的表面形貌，能够降低所述隔离区140形成过程对后续工艺的影响，从而有利于降低后续步骤的工艺难度，有利于提高后续步骤的工艺质量。
参考图6，结合参考图7，提供基底(图中未标示)，所述基底包括：衬底110和位于所述衬底110上的鳍部120。
其中，图6是基底的立体示意图；图7是图6所示实施例中沿AA线的剖面结构示意图。
所述衬底110为后续形成半导体结构提供工艺操作平台；所形成半导体结构的沟道位于所述鳍部110内。
本实施例中，所述衬底110材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同。所述鳍部的材料也可以为锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，所述衬底110和所述鳍部120可以同时形成，形成所述衬底110和所述鳍部120的步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的鳍部掩膜层(图中未示出)；以所述鳍部掩膜层为掩膜，刻蚀所述初始衬底，去除部分所述初始衬底，形成所述衬底110和凸起于所述衬底110表面的所述鳍部120。
需要说明的是，本实施例中，形成所述衬底110和所述鳍部120之后，所述鳍部掩膜层被保留，因此所述鳍部掩膜层除了在形成所述衬底110和所述鳍部120的过程中，定义所述鳍部120的尺寸和位置；所述鳍部掩膜层还能够在后续工艺中定义平坦化工艺的停止位置，并起到保护所述鳍部120顶部的作用。
本实施例中，所述基底还包括：隔离层130，填充于相邻鳍部120之间。如图6所示，所述隔离层130覆盖所述鳍部120的部分侧壁，且所述隔离层130顶部低于所述鳍部120顶部。所述隔离层130作为半导体结构的隔离结构，能够在相邻器件以及相邻鳍部之间起到电学隔离的作用。所述隔离层130位于所述鳍部120露出的所述衬底110上，且所述隔离层130的高度低于所述鳍部120的高度。
本实施例中，所述隔离层130的材料为氧化硅。本发明其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。本实施例中，形成所述隔离层130的步骤包括：在所述鳍部120露出的所述衬底110上形成隔离材料层，所述隔离材料层覆盖所述鳍部120的顶部；研磨去除所述鳍部120顶部上的隔离材料层；通过回刻的方式去除剩余隔离材料层的部分厚度，露出所述鳍部120的顶部以及部分侧壁，形成所述隔离层130；去除所述鳍部掩膜层。
参考图7和图8，进行隔离注入处理143，在所述鳍部120内形成隔离区140。其中，图8是图7所对应的剖面结构示意图。
所述隔离注入处理143能够在所述鳍部120内形成高阻值的隔离区140；所述隔离区140的电阻值较高，在所述半导体结构中起到隔离结构的作用。本实施例中，所形成半导体结构用于形成LDMOS晶体管，所以所述隔离区140的设置能够达到弱化所形成LDMOS晶体管漂移区的表面电场，提高击穿电压的目的。
具体的，进行隔离注入处理143的步骤包括：如图7所示，在所述基底上形成掩膜层141，所述掩膜层141露出所述鳍部120的部分顶部；如图8所示，对所述掩膜层141露出的鳍部120进行隔离注入处理143，以形成所述隔离区140。
本实施例中，所述掩膜层141覆盖所述鳍部120的顶部，所述掩膜层141内具有贯穿厚度的开口142，所述开口142底部露出所述鳍部120的部分顶部表面。所述掩膜层141起到定义后续所形成隔离区的尺寸和位置，并保护所述鳍部120其他部分，避免所述鳍部120其他部分受到所述隔离注入处理143的影响。
本实施例中，所述掩膜层141为光刻胶层；形成所述掩膜层141的步骤包括：通过旋涂和曝光显影的方式形成所述掩膜层141以及位于所述掩膜层141内的开口142。
所述隔离注入处理143向部分所述鳍部120内注入离子，从而使注入离子的部分鳍部120阻值增大，从而形成高阻值的所述隔离区140。本实施例中，所述隔离注入处理143注入的离子为C、N和O中的一种或多种，所以隔离注入处理143之后，所述隔离区140内形成高阻值的碳硅化合物、氮硅化合物或硅氧化合物。
具体的，所述隔离注入处理143的工艺参数包括：在注入离子为C时，离子注入能量注入能量在10KeV到30KeV范围内，注入剂量在5E15atom/cm2到5E16atom/cm2范围内；在注入离子为N时，注入能量在10KeV到20KeV范围内；注入剂量在5E15atom/cm2到8E15atom/cm2范围内；在注入离子为O时，注入能量在15KeV到30KeV范围内；注入剂量在5E15atom/cm2到5E16atom/cm2范围内。
本实施例中，由于所述隔离区140需要达到弱化所形成LDMOS晶体管漂移区的表面电场，从而达到提高击穿电压的目的，所以所述隔离注入处理143的注入深度大于或等于所述鳍部120的高度。由于所述隔离注入处理143的注入深度大于或等于所述鳍部120高度，因此所形成高阻值的隔离区140贯穿所述鳍部120的高度，所以这种做法能够有效提高所述隔离区140的隔离效果。而且本实施例中，所述半导体结构用于形成LDMOS晶体管，所以这种做法能够使所形成LDMOS晶体管的导通电流扩散至所述衬底110内，从而避免所述导通电流受到所述鳍部120的限制，能够有效降低导通电流的电流密度，有利于提高所形成LDMOS晶体管的击穿电压。
需要说明的是，所述隔离注入处理143的注入深度大于或等于所述鳍部120的高度，所以所形成隔离区140的深度大于或等于所述鳍部120的高度，即垂直所述衬底110表面的方向上，所述隔离区140的尺寸大于或等于所述鳍部120的尺寸。
需要说明的是，本实施例中，所述形成方法还包括：在进行隔离注入处理143之后，进行激活退火处理。
所述激活退火处理能够使所述隔离注入处理143注入的离子弛豫至晶格的位置，从而能够达到激活所述隔离注入处理的注入离子，形成所述隔离区140的目的。
所述激活退火处理的退火温度不宜过高也不宜过低，退火时间不宜过长也不宜过短。所述激活退火处理的退火温度如果太高，或者退火时间如果太长，则会增大所述半导体结构形成过程的热预算(thermal budget)，可能会引起所述隔离注入处理143注入离子的过度扩散，会增大所述鳍部120其他部位的阻值，不利于提高所形成半导体结构的导通电流，可能会增大所形成LDMOS晶体管的驱动电压，造成所形成LDMOS晶体管的电学性能低下的问题；所述激活退火处理的退火温度如果太低，或者退火时间如果太短，则不利于所述隔离注入处理143注入离子的激活，不利于形成高阻值的隔离区140。
具体的，所述激活退火处理的退火温度在700℃到1150℃度范围内，退火时间在1min到30min范围内。本实施例中，所述激活退火处理的退火温度在900℃到1050℃度范围内，退火时间在1min到3min范围内。
相应的，本发明还提供一种LDMOS晶体管的形成方法。
参考图6至图11，示出了本发明LDMOS晶体管形成方法第一实施例各个步骤对应的结构示意图。
所述形成方法包括：如图6和图7所示，提供基底，所述基底包括：衬底110和位于所述衬底110上的鳍部120；如图7和图8所示，进行隔离注入处理143，在部分所述鳍部120内形成第一隔离区140；如图9所示，进行第一注入处理152，在所述鳍部120内形成第一掺杂区150，所述第一掺杂区150包围所述第一隔离区140；如图10所示，进行第二注入处理162，在所述鳍部120内形成第二掺杂区160，所述第二掺杂区160与所述第一掺杂区150相邻设置，所述第二掺杂区160的掺杂离子类型与所述第一掺杂区150的掺杂离子类型不同；如图11所示，形成横跨所述鳍部120的栅极结构170，所述栅极结构170位于部分所述第一隔离区140和部分所述第二掺杂区160上；在所述第一掺杂区150内形成漏区181；在所述第二掺杂区160内形成源区182。
通过隔离注入处理143形成所述第一隔离区140，因此所述第一隔离区140的形成无需对所述鳍部120进行刻蚀，能够有效降低形成所述第一隔离区140的工艺难度；而且通过隔离注入处理143的方式形成所述隔离区140，也不会改变所述基底的表面形貌，能够降低所述隔离区140形成过程对后续工艺的影响，能够有效降低所述第一掺杂区150、所述第二掺杂区160、所述栅极结构170以及所述源区182和漏区181的形成工艺难度，有利于提高工艺质量，有利于所形成LDMOS晶体管电学性能的改善.
参考图6和图7，提供基底，所述基底包括：衬底110和位于所述衬底110上的鳍部120；参考图7和图8，进行隔离注入处理143，在部分所述鳍部120内形成第一隔离区140。
需要说明的是，本实施例中，所述基底和所述第一隔离区140是通过本发明半导体结构的形成方法形成的，因此所述基底和所述第一隔离区140的形成过程参考前述半导体结构形成方法的实施例，本发明在此不再赘述。
形成所述第一隔离区140后，参考图9，进行第一注入处理152，在所述鳍部120内形成第一掺杂区150，所述第一掺杂区150包围所述第一隔离区140。
所述第一注入处理152向所述鳍部120内注入掺杂离子以形成第一掺杂区150；所述第一掺杂区150作为所形成LDMOS晶体管的漂移区。所述漂移区的掺杂浓度较低，因此所述漂移区的阻值较高，能够承受更高的电压，从而使所形成LDMOS晶体管具有较高的击穿电压，耐压性能较好。
所述第一掺杂区150包围所述第一隔离区140，所以在所述基底表面的平面内所述第一隔离区140的投影位于所述第一掺杂区150内，由于第一隔离区140为高阻值的隔离区，因此所述第一隔离区140设置于所述第一掺杂区150内的做法能够有效提高所述第一掺杂区150的阻值，有利于提高所形成LDMOS晶体管漂移区的耐压性能。
具体的，如图9所示，进行所述第一注入处理152的步骤包括：在所述基底上形成第一掺杂注入掩膜151，所述第一掺杂注入掩膜151露出所述第一隔离区140以及包围所述第一隔离区140的部分鳍部120；以所述第一掺杂注入掩膜151为掩膜，进行所述第一注入处理152，从而形成所述第一掺杂区150。
所述第一掺杂注入掩膜151用于定义所述第一掺杂区150的尺寸和位置。本实施例中，所述第一掺杂注入掩膜151为光刻胶，可以通过旋涂以及曝光和显影的工艺形成。由于所述第一隔离区140为通过隔离注入处理143(如图8所示)形成的，所以所述第一隔离区140的形成过程对所述基底表面形貌影响较小，所以所述第一掺杂注入掩膜151形成过程中的曝光和显影的工艺质量较好，图形质量较高，能够有效提高所形成第一掺杂注入掩膜151的质量和精度，有利于提高所形成第一掺杂区150的质量和精度。
本实施例中，所形成LDMOS晶体管为P型晶体管，所以所述第一注入处理152的工艺参数为：注入离子为P，注入能量在150KeV到400KeV范围内，注入剂量在5E12atom/cm2到3E13atom/cm2范围内。
形成所述第一掺杂区150之后，去除所述第一掺杂注入掩膜151。本实施例中，所述第一掺杂注入掩膜151为光刻胶，可以通过灰化或湿法去胶的方式去除。
参考图10，进行第二注入处理162，在所述鳍部120内形成第二掺杂区160，所述第二掺杂区160与所述第一掺杂区150相邻设置，所述第二掺杂区160的掺杂离子类型与所述第一掺杂区150的掺杂离子类型不同。
所述第二注入处理162向所述鳍部120内注入掺杂离子以形成第二掺杂区160；所述第二掺杂区160与所述第一掺杂区150相邻设置，与所述第一掺杂区150之间形成一个掺杂离子浓度梯度分布的沟道，从而使所形成LDMOS晶体管具有较高的击穿电压。
所述第二注入处理162向未形成第一掺杂区150的所述鳍部120进行注入，因此所述第二掺杂区160和所述第一掺杂区150相邻设置；而且所述第二掺杂区160内的掺杂离子类型和所述第一掺杂区150内的掺杂离子类型不同，所以所述第二掺杂区160和所述第一掺杂区150接触的位置处能够形成PN结，从而能够有效提高所形成LDMOS晶体管的耐压性能。
具体的，如图10所示，进行所述第二注入处理162的步骤包括：在所述基底上形成第二掺杂注入掩膜161，所述第二掺杂注入掩膜161位于所述第一掺杂区150上；以所述第二掺杂注入掩膜161为掩膜，进行所述第二注入处理162，从而形成所述第二掺杂区160。
所述第二掺杂注入掩膜161用于定义所述第二掺杂区160的尺寸和位置。本实施例中，所述第二掺杂注入掩膜161为光刻胶，可以通过旋涂以及曝光和显影的工艺形成。由于所述第一隔离区140为通过隔离注入处理143(如图8所示)形成的，所以所述第一隔离区140的形成过程对所述基底表面形貌影响较小，所以所述第二掺杂注入掩膜161形成过程中的曝光和显影的工艺质量较好，图形质量较高，能够有效提高所形成第二掺杂注入掩膜161的质量和精度，有利于提高所形成第二掺杂区160的质量和精度。
具体的，本实施例中，所形成LDMOS晶体管为P型晶体管，所以所述第二注入处理152的工艺参数为：注入离子为P，注入能量在150KeV到400KeV范围内，注入剂量在5E12atom/cm2到3E13atom/cm2范围内。
形成所述第二掺杂区160之后，去除所述第二掺杂注入掩膜161。本实施例中，所述第二掺杂注入掩膜161为光刻胶，可以通过灰化或湿法去胶的方式去除。
参考图11，形成横跨所述鳍部120的栅极结构170，所述栅极结构170位于部分所述第一隔离区140和部分所述第二掺杂区160上。
所述栅极结构170能够控制所形成LDMOS晶体管沟道的打开和截断。所述栅极结构170横跨所述鳍部120，且覆盖所述鳍部120部分顶部和部分侧壁。
本实施例中，所述栅极结构170为多晶硅栅极结构，所以所述栅极结构170包括位于所述鳍部120上的栅氧层(图中未示出)和位于所述栅氧层上的栅极层。但是本发明其他实施例中，所述栅极结构也可以是用于占据空间位置的伪栅结构或者金属栅极结构。
所述栅氧层能够实现所述栅极层和所形成LDMOS晶体管沟道之间的隔离。具体的，所述栅氧层的材料为氧化硅。本发明其他实施例中，所述栅氧层的材料还可以为氮氧化硅或高K介质材料等。
所述栅极层为所述栅极结构170的电极，能够实现与外部电路的电连接。具体的，所述栅极层为多晶硅栅极层。本发明其他实施例中，所述栅极结构为伪栅结构时，所述栅极层的材料还以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料；所述栅极结构为金属栅极结构时，所述栅极层的材料还可以为金属。
具体的，形成所述栅极结构170的步骤包括：在所述隔离层130露出的所述鳍部120表面形成氧化材料层；在所述氧化材料层上形成栅极材料层；在所述栅极材料层表面形成栅极掩膜层(图中未标示)；以所述栅极掩膜层为掩膜，刻蚀所述栅极材料层至露出所述氧化材料层，形成位于所述氧化材料层上的栅极层，所述栅极层横跨所述鳍部120且位于所述鳍部120部分顶部和部分侧壁上；去除所述栅极层露出的氧化材料层，露出所述鳍部120的表面，被所述栅极层覆盖的剩余的氧化材料层作为栅氧层，所以所述栅氧层横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁的表面。
由于所述第一隔离区140为通过隔离注入处理143(如图8所示)形成的，所以所述第一隔离区140的形成过程对所述基底表面形貌影响较小，因此所形成栅极掩膜层和栅极材料层的质量较高，刻蚀所述栅极材料层的工艺质量较好，所以能够有效提高所形成栅极结构170的质量和精度。
本实施例中，所述形成方法还包括：在形成所述栅极结构170之后，形成位于所述栅极结构170侧壁的侧墙(图中未标示)。
所述侧墙在后续工艺中定义所形成LDMOS晶体管源区和漏区的位置，还能够起到保护所述栅极结构170的作用。
本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。本发明其他实施例中，所述侧墙的材料还可以为氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼等其他材料。本发明另一些实施例中，所述侧墙还可以为叠层结构。
本实施例中，所述侧墙仅位于所述栅极结构170的侧壁。所以形成所述侧墙步骤包括：形成保护形覆盖所述栅极结构170、所述隔离层130、所述鳍部120以及所述衬底110的侧墙材料层；去除所述栅极结构170顶部上、所述鳍部120上以及所述隔离层130上的侧墙材料层，形成位于所述栅极结构170侧壁上的所述侧墙。
由于所述第一隔离区140为通过隔离注入处理143(如图8所示)形成的，所以所述第一隔离区140的形成过程对所述基底表面形貌影响较小，因此所形成保形覆盖的侧墙材料层的质量较高，所形成侧墙的质量较好，所以能够有效提高所形成侧墙的质量和精度。
如图11所示，所述栅极结构170位于所述第一掺杂区150和所述第二掺杂区160交界的位置处，且延伸至部分所述第一隔离区140上，即所述栅极结构170位于靠近所述第一掺杂区150的部分第二掺杂区160上，且覆盖所述隔离结构140和所述第二掺杂区160之间的部分第一掺杂区150上，并延伸至部分所述第一隔离区140上。所形成LDMOS晶体管的沟道位于所述栅极结构170下，因此所形成LDMOS晶体管具有掺杂离子浓度呈现梯度变化的沟道；而且所述栅极结构170延伸至部分所述第一隔离区140上，所述第一隔离区140能够有效减小所述第一掺杂区150内的表面电场，从而能够使所形成LDMOS晶体管的导通电流发生扩散，降低所述导通电流的电流密度，从而提高所述第一掺杂区150的耐压性能。
而且所述第一隔离层140的注入深度大于或等于所述鳍部120的高度，所以所形成LDMOS晶体管的导通电流会扩散至所述第一隔离层140下方的衬底110内，因此这种做法能够有效避免所述导通电流受到所述鳍部120的限制，能够有效降低导通电流的电流密度，有利于提高所形成LDMOS晶体管的击穿电压。
继续参考图11，在所述第一掺杂区150内形成漏区181；在所述第二掺杂区160内形成源区182。
所述漏区181位于所述第一隔离区140远离所述栅极结构170一侧的第一掺杂区150内；所述源区182位于所述栅极结构170远离所述第一掺杂区150一侧的第二掺杂区160内。
具体的，所述漏区181和所述源区182可以通过离子掺杂183的方式形成。所述漏区181和所述源区182的形成方法在此不再赘述。
参考图12至图13，示出了本发明LDMOS晶体管第二实施例各个步骤的剖面结构示意图。
本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，本实施例中，进行所述隔离注入处理246的步骤还在所述鳍部120内形成第二隔离区242。
如图12所示，本实施例中，进行隔离注入处理246的步骤还包括：在部分所述鳍部120内形成第二隔离区242，所述第二隔离区242与所述第一隔离区241间隔设置。
所述第二隔离区242与所述第一隔离区241间隔设置，从而能够有效防止所述第一隔离区240出现击穿或隧穿，防止所形成LDMOS晶体管的导通电流在靠近所述鳍部220顶部的位置传导。
具体的，本实施例中，进行隔离注入处理246的步骤包括：在所述基底上形成掩膜层243，所述掩膜层243露出所述鳍部220的部分顶部；对所述掩膜层243露出的鳍部220进行所述隔离注入处理246，以形成所述第一隔离区241和所述第二隔离区242。
所述掩膜层243覆盖所述鳍部220顶部，所述掩膜层243内具有贯穿深度的第一开口244和第一开口245，所述第一开口244和所述第一开口245底部露出所述鳍部220的部分顶部表面，所述第一开口244和所述第一开口245之间具有一定间隔；所述隔离注入处理246沿所述第一开口244和所述第一开口245向所述鳍部220注入离子。
所述隔离注入处理246的注入深度大于所述鳍部220的高度。由于所述隔离注入处理246的注入深度大于或等于所述鳍部220高度，因此所形成高阻值的所述第一隔离区241和所述第二隔离区242均贯穿所述鳍部220的高度，所以这种做法能够有效提高所述第一隔离区241和所述第二隔离区242的隔离效果。而且这种做法能够使所形成LDMOS晶体管的导通电流更多的扩散至所述衬底110内，能够有效降低导通电流的电流密度，有利于提高所形成LDMOS晶体管的击穿电压。
参考图13，形成所述第一隔离区241和所述第二隔离区242之后，分别进行所述第一注入处理和所述第二注入处理，在所述鳍部220内形成相邻的所述第一掺杂区250和所述第二掺杂区260。
如图13所示，进行所述第二注入处理的步骤中，所述第二掺杂区260包围所述第二隔离区242，所以在所述基底表面的平面内所述第二隔离区242的投影位于所述第二掺杂区250内，由于第二隔离区242为高阻值的隔离区，因此所述第二隔离区242设置于所述第二掺杂区260内的做法能够有效提高所形成LDMOS晶体管的耐压性能。
继续参考图13，形成所述第一掺杂区250和所述第二掺杂区260之后，形成位于所述鳍部220上的栅极结构270。
本实施例中，所示栅极结构270还位于部分所述第二隔离区242。具体的，所述栅极结构270位于所述第一掺杂区250和所述第二掺杂区260交界的位置处，且沿所述鳍部220延伸方向向两侧延伸，一端延伸至部分所述第一隔离区241上，另一端延伸至部分所述第二隔离区242上，因此所形成LDMOS晶体管的沟道位于所述第一隔离区241和所述第二隔离区242之间；而且所述第一隔离区241和所述第二隔离区242能够有效减小所述第一掺杂区250和所述第二掺杂区260内的表面电场，从而能够使所形成LDMOS晶体管的导通电流发生扩散，降低所述导通电流的电流密度，从而提高所形成LDMOS晶体管的耐压性能。
参考图14，示出了本发明第二实施例所形成LDMOS晶体管的伏安特性曲线与现有技术中一种LDMOS晶体管的伏安特性曲线的对比示意图。
其中，横坐标表示所形成LDMOS晶体管的栅极电压，单位为V；纵坐标表示所形成LDMOS晶体管驱动电流密度，单位为A/μm2。曲线341为现有技术中一种LDMOS晶体管的伏安特性曲线；曲线342为本发明第二实施例所形成LDMOS晶体管的伏安特性曲线。
如图14所示，在栅极电压相等的情况下，本发明第二实施例所形成LDMOS晶体管的驱动电流密度比现有技术中所形成LDMOS晶体管的驱动电流密度小。而且对于图14所示的两个晶体管，现有技术中一种LDMOS晶体管的驱动电流密度为0.6mA/μm2；本发明第二实施例所形成LDMOS晶体管的驱动电流密度为0.3mA/μm2。由此可见，本发明技术方案能够有效降低所形成LDMOS晶体管的驱动电流密度，从而能够有效的提高所形成LDMOS晶体管的击穿电压。
相应的，本发明还提供一种LDMOS晶体管。参考图11，示出了本发明LDMOS晶体管第一实施例的剖面结构示意图。
所述半导体结构包括：基底(图中未标示)，所述基底包括：衬底110和位于所述衬底110上的鳍部120；第一隔离区140，位于所述鳍部120内，所述第一隔离区140内具有掺杂离子，所述第一隔离区140通过隔离注入处理形成；第一掺杂区150，位于所述鳍部120内且包围所述第一隔离区140；第二掺杂区160，位于所述鳍部120内且与所述第一掺杂区150相邻设置；栅极结构170，横跨所述鳍部120且位于部分所述第一隔离区140和部分所述第二掺杂区160上；漏区181，位于所述第一掺杂区150内；源区182，位于所述第二掺杂区160内。
所述第一隔离区140通过隔离注入处理143(如图8所示)而形成的，与通过开设凹槽而形成隔离结构的技术方案相比，本发明技术方案所述第一隔离区140的形成无需对所述鳍部120进行刻蚀，能够有效降低形成所述第一隔离区140的工艺难度；而且通过隔离注入处理143的方式形成所述第一隔离区140，也不会改变所述基底的表面形貌，能够降低所述第一隔离区140形成过程对后续工艺的影响，从而有利于降低后续步骤的工艺难度，有利于提高后续步骤的工艺质量。
所述第一隔离区140的电阻值较高，在所述半导体结构中起到隔离结构的作用。所以所述第一隔离区140的设置能够达到弱化所述LDMOS晶体管漂移区的表面电场，提高击穿电压的目的。
本实施例中，所述隔离注入处理143注入的离子为C、N和O中的一种或多种，所以隔离注入处理143之后，所述第一隔离区140内形成高阻值的碳硅化合物、氮硅化合物或硅氧化合物。
具体的，所述第一隔离区140内掺杂离子浓度在5E20atom/cm3到5E21atom/cm3范围内。掺杂离子浓度如果太小，则不利于提高所述第一隔离区140的电阻阻值，不利于提高所述第一隔离区140的隔离性能；掺杂离子浓度如果太大，则可能会引起材料浪费、增大工艺难度的问题。
本实施例中，由于所述第一隔离区140需要达到弱化所形成LDMOS晶体管漂移区的表面电场，从而达到提高击穿电压的目的，所以所述第一隔离区140的深度大于或等于所述鳍部120的高度，因此所形成高阻值的第一隔离区140贯穿所述鳍部120的高度，所以这种做法能够有效提高所述第一隔离区140的隔离效果。而且本实施例中，所述半导体结构用于形成LDMOS晶体管，所以这种做法能够使所形成LDMOS晶体管的导通电流扩散至所述衬底110内，从而避免所述导通电流受到所述鳍部120的限制，能够有效降低导通电流的电流密度，有利于提高所形成LDMOS晶体管的击穿电压。
需要说明的是，所述第一隔离区140的深度大于或等于所述鳍部120的高度，即垂直所述衬底110表面的方向上，所述第一隔离区140的尺寸大于或等于所述鳍部120的尺寸。
参考图13，示出了本发明LDMOS晶体管第二实施例的剖面结构示意图。
本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，本实施例中，所述LDMOS晶体管还包括：第二隔离区242，位于所述鳍部220内且与所述第一隔离区241间隔设置，所述第二隔离区通过所述隔离注入处理246(如图12所示)形成。
所述第二隔离区242与所述第一隔离区241间隔设置，从而能够有效防止所述第一隔离区240出现击穿或隧穿，防止所形成LDMOS晶体管的导通电流在靠近所述鳍部220顶部的位置传导。
本实施例中，所述第一隔离区241和所述第二隔离区242的深度大于或等于所述鳍部220的高度，因此所述第一隔离区241和所述第二隔离区242均贯穿所述鳍部220的高度，所以这种做法能够有效提高所述第一隔离区241和所述第二隔离区242的隔离效果。而且这种做法能够使所形成LDMOS晶体管的导通电流更多的扩散至所述衬底210内，能够有效降低导通电流的电流密度，有利于提高所形成LDMOS晶体管的击穿电压。
本实施例中，所述第二掺杂区260包围所述第二隔离区242。所以在所述基底表面的平面内所述第二隔离区242的投影位于所述第二掺杂区250内，由于第二隔离区242为高阻值的隔离区，因此所述第二隔离区242设置于所述第二掺杂区260内的做法能够有效提高所形成LDMOS晶体管的耐压性能。
本实施例中，所述栅极结构270还位于部分所述第二隔离区242上。所述栅极结构270位于所述第一掺杂区250和所述第二掺杂区260交界的位置处，且沿所述鳍部220延伸方向向两侧延伸，一端延伸至部分所述第一隔离区241上，另一端延伸至部分所述第二隔离区242上，因此所述LDMOS晶体管的沟道位于所述第一隔离区241和所述第二隔离区242之间；而且所述第一隔离区241和所述第二隔离区242能够有效减小所述第一掺杂区250和所述第二掺杂区260内的表面电场，从而能够使所述LDMOS晶体管的导通电流发生扩散，降低所述导通电流的电流密度，从而提高所述LDMOS晶体管的耐压性能。
综上，所述隔离区是通过隔离注入处理而形成的，无需对所述鳍部进行刻蚀，能够降低形成所述隔离区的工艺难度、不会改变所述基底的表面形貌，有利于降低后续步骤的工艺难度、提高后续步骤的工艺质量；在LDMOS晶体管中，本发明技术方案有利于提高工艺质量、改善LDMOS晶体管电学性能，还能够有效降低漂移区的表面电场。此外，所述隔离注入处理的注入深度大于所述鳍部的高度，从而使所述LDMOS晶体管的导通电流扩散至所述衬底内，有利于击穿电压的提高。另外本发明可选方案中，所述隔离注入处理在所述鳍部内形成第一隔离区和第二隔离区，能够同时实现弱化表面电场的作用，从而能够有效提高所形成LDMOS晶体管的击穿电压。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括：衬底和位于所述衬底上的鳍部；
进行隔离注入处理，在所述鳍部内形成隔离区；
进行隔离注入处理的步骤包括：在所述基底上形成掩膜层，所述掩膜层露出所述鳍部部分顶部；对所述掩膜层露出的鳍部进行隔离注入处理，以形成所述隔离区。
2.如权利要求1所述的形成方法，其特征在于，所述隔离注入处理的注入离子为C、N和O中的一种或多种。
3.如权利要求1所述的形成方法，其特征在于，所述隔离注入处理的工艺参数包括：离子注入能量注入能量在10KeV到30KeV范围内；注入剂量在5E15atom/cm2到5E16atom/cm2范围内。
4.如权利要求2所述的形成方法，其特征在于，所述隔离注入处理的工艺参数包括：
在注入离子为C时，离子注入能量注入能量在10KeV到30KeV范围内；注入剂量在5E15atom/cm2到5E16atom/cm2范围内；
在注入离子为N时，注入能量在10KeV到20KeV范围内；注入剂量在5E15atom/cm2到8E15atom/cm2范围内；
在注入离子为O时，注入能量在15KeV到30KeV范围内；注入剂量在5E15atom/cm2到5E16atom/cm2范围内。
5.如权利要求1所述的形成方法，其特征在于，所述隔离注入处理的注入深度大于或等于所述鳍部的高度。
6.如权利要求1所述的形成方法，其特征在于，所述形成方法还包括：进行隔离注入处理之后，进行激活退火处理。
7.如权利要求6所述的形成方法，其特征在于，所述激活退火处理的退火温度在700℃到1150℃范围内，退火时间在1min到30min范围内。
8.一种LDMOS晶体管的形成方法，其特征在于，包括：
提供基底，所述基底包括：衬底和位于所述衬底上的鳍部；
进行隔离注入处理，在部分所述鳍部内形成第一隔离区；
进行第一注入处理，在所述鳍部内形成第一掺杂区，所述第一掺杂区包围所述第一隔离区；
进行第二注入处理，在所述鳍部内形成第二掺杂区，所述第二掺杂区与所述第一掺杂区相邻设置，所述第二掺杂区的掺杂离子类型与所述第一掺杂区的掺杂离子类型不同；
形成横跨所述鳍部的栅极结构，所述栅极结构位于部分所述第一隔离区和部分所述第二掺杂区上；
在所述第一掺杂区内形成漏区；
在所述第二掺杂区内形成源区。
9.如权利要求8所述的形成方法，其特征在于，进行隔离注入处理的步骤还包括：在部分所述鳍部内形成第二隔离区，所述第二隔离区与所述第一隔离区间隔设置；
所述第二掺杂区包围所述第二隔离区；
所述栅极结构还位于部分所述第二隔离区上。
10.如权利要求8所述的形成方法，其特征在于，所述隔离注入处理的注入离子为C、N和O中的一种或多种。
11.如权利要求8所述的形成方法，其特征在于，所述隔离注入处理的工艺参数包括：注入能量在10KeV到30KeV范围内，注入剂量在5E15atom/cm2到5E16atom/cm2。
12.如权利要求8所述的形成方法，其特征在于，所述隔离注入处理的注入深度大于或等于所述鳍部的高度。
13.如权利要求8所述的形成方法，其特征在于，所述形成方法还包括：进行隔离注入处理之后，形成第一阱区之前，进行激活退火处理。
14.如权利要求13所述的形成方法，其特征在于，所述激活退火处理的退火温度在700℃到1150℃范围内，退火时间在1min到30min范围内。
15.一种LDMOS晶体管，其特征在于，包括：
基底，所述基底包括：衬底和位于所述衬底上的鳍部；
第一隔离区，位于所述鳍部内，所述第一隔离区通过隔离注入处理形成；
第一掺杂区，位于所述鳍部内且包围所述第一隔离区；
第二掺杂区，位于所述鳍部内且与所述第一掺杂区相邻设置；
栅极结构，横跨所述鳍部且位于部分所述第一隔离区和部分所述第二掺杂区上；
漏区，位于所述第一掺杂区内；
源区，位于所述第二掺杂区内。
16.如权利要求15所述的LDMOS晶体管，其特征在于，所述LDMOS晶体管还包括：第二隔离区，位于所述鳍部内且与所述第一隔离区间隔设置，所述第二隔离区通过所述隔离注入处理形成；
所述第二掺杂区包围所述第二隔离区；
所述栅极结构还位于部分所述第二隔离区上。
17.如权利要求15或16所述的LDMOS晶体管，其特征在于，所述隔离注入处理的注入离子为C、N和O中的一种或多种。
18.如权利要求15或16所述的LDMOS晶体管，其特征在于，所述隔离注入处理注入离子的掺杂浓度在5E20atom/cm3到5E21atom/cm3范围内。
19.如权利要求16所述的LDMOS晶体管，其特征在于，所述第一隔离区和所述第二隔离区的深度大于或等于所述鳍部的高度。
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