CN106575621A - N沟道场效应晶体管中的应力 - Google Patents

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Abstract

一种鳍式场效应晶体管(FinFET)包括在半导体鳍的表面上的栅极堆叠。该半导体鳍可包括覆盖材料和应力源材料。应力源材料由覆盖材料限定于毗邻栅极堆叠的区域。应力源材料在毗邻栅极堆叠的半导体鳍上提供应力。

Description

N沟道场效应晶体管中的应力
背景
领域
本公开的诸方面涉及半导体器件，尤其涉及用于鳍式场效应晶体管(FinFET)结构的导电栅极应力源。
背景
用于场效应晶体管(FET)性能的应变工程已被评价为减小栅极氧化物厚度的替换方案。在平面FET几何结构中，在半导体芯片区域(诸如FET的源极区和漏极区)中赋予应变是相关领域中使用的办法。然而，在一些FET(例如，鳍式场效应晶体管(FinFET))结构中，可用于应变工程的鳍的体积较小。另外，有益于P沟道(例如，空穴电荷载流子)FinFET的压缩应变对于N沟道(例如，电子电荷载流子)FinFET是有害的。体积和压缩应变问题已限制了在N沟道FinFET器件中使用应变工程的能力。
概述
一种用于在半导体基板上制造鳍式场效应晶体管(FinFET)器件的方法可包括：在半导体鳍的表面上形成栅极堆叠。该方法还包括：在所述半导体鳍上沉积电介质层以与所述栅极堆叠的导电栅极的表面基本上共面。所述方法还可包括：将所述导电栅极凹陷到低于所述电介质层的水平。此外，所述方法可包括：将应力源材料沉积到所述导电栅极的凹陷表面和所述电介质层上，以及限定所述应力源材料。所述方法还包括：改变所述应力源材料的体积以对毗邻所述导电栅极的半导体鳍施加应力。
一种鳍式场效应晶体管(FinFET)可包括：在半导体鳍的表面上的栅极堆叠以及覆盖材料。所述鳍式场效应晶体管还包括应力源材料，所述应力源材料由所述覆盖材料限定于毗邻所述栅极堆叠的区域以在毗邻所述栅极堆叠的半导体鳍上提供应力。
一种鳍式场效应晶体管(FinFET)可包括：在半导体鳍的表面上的栅极堆叠以及覆盖材料。该鳍式场效应晶体管还包括：用于向所述栅极堆叠施加应力的装置。所述应力施加装置可由所述覆盖材料限定于毗邻所述栅极堆叠的区域以在毗邻所述栅极堆叠的半导体鳍上提供应力。
这已较宽泛地勾勒出本公开的特征和技术优点以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
附图简述
为了更全面地理解本公开，现在结合附图参阅以下描述。
图1解说了本公开的一方面中的半导体晶片的立体图。
图2解说了根据本公开的一方面的管芯的横截面视图。
图3解说了根据本公开的一方面的金属氧化物半导体场效应晶体管(MOSFET)器件的横截面视图。
图4解说了根据本公开的一方面的晶体管。
图5A是解说了压应力和张应力的鳍式场效应晶体管(FinFET)的鳍的示例性示意图。
图5B解说了指示沿着鳍式场效应晶体管(FinFET)的鳍的维度的各个应力分量的FinFET的示意图。
图6是解说了由沿着鳍的各维度施加应力分量TfL、TfH和TfW引起的应力引发的电子迁移率变化的示例性图表。
图7是解说了由沿着鳍的各维度施加应力分量TfL、TfH和TfW引起的应力引发的空穴迁移率变化的示例性图表。
图8解说了根据本公开的各方面的包括沿着鳍的高度施加的应力源材料的FinFET架构的示例。
图9A-9G解说了根据本公开的各方面的用于提供N沟道FinFET金属栅极应力源的示例性处理的横截面视图和对应的俯视图。
图10A-10B解说了根据本公开的各方面的用于提供N沟道FinFET金属栅极应力源的示例性处理的横截面视图和对应的俯视图。
图11A-11B解说了根据本公开的各方面的用于提供N沟道FinFET金属栅极应力源的示例性处理的横截面视图和对应的俯视图。
图12解说了一种用于在半导体基板上制造鳍式场效应晶体管(FinFET)器件的方法。
图13是示出其中可有利地采用本公开的一方面的示例性无线通信系统900的框图。
图14是解说了根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。
半导体制造工艺通常被分为三个部分：前端制程(FEOL)、中部制程(MOL)以及后端制程(BEOL)。前端制程包括晶片制备、隔离、阱形成、栅极图案化、间隔物、和掺杂植入。中部制程包括栅极和端子触点形成。然而，中部制程的栅极和端子触点形成是制造流程的越发有挑战的部分，特别是对于光刻图案化而言。后端制程包括形成互连和电介质层以用于耦合至FEOL器件。可以用使用等离子体增强化学气相沉积法(PECVD)来沉积的层间电介质(ILD)材料的双镶嵌工艺来制造这些互连。
图1解说了本公开的一方面中的半导体晶片的立体图。晶片100可以是半导体晶片，或者可以是在晶片100的表面上具有一层或多层半导体材料的基板材料。当晶片100是半导体材料时，其可使用切克劳斯基(Czochralski)工艺从籽晶生长，在切克劳斯基工艺中籽晶被浸入半导体材料的熔池中，并且缓慢旋转并从池中移除。熔融材料随后在晶体取向上结晶到籽晶上。
晶片100可以是复合材料，诸如砷化镓(GaAs)或氮化镓(GaN)、诸如砷化铟镓(InGaAs)的三元材料、四元材料、或者可以是用于其他半导体材料的基板材料的任何材料。虽然许多材料本质上可以是晶体，但是多晶或非晶材料也可以用于晶片100。
晶片100或者耦合到晶片100的各层可被提供有使晶片100更具导电性的材料。作为示例而非限定，硅晶片可以具有添加到晶片100的磷或硼，以允许电荷在晶片100中流动。这些添加剂被称为掺杂剂，并且在晶片100或晶片100的诸部分内提供额外的电荷载流子(电子或空穴)。通过选择提供额外的电荷载流子的区域、提供哪种类型的电荷载流子、以及晶片100中附加的电荷载流子的量(密度)，可在晶片100中或晶片100上形成不同类型的电子器件。
晶片100具有指示该晶片100的晶向的取向102。取向102可以是如图1中所示出的晶片100的平坦边缘，或者可以是槽口或其他标记以解说晶片100的晶向。取向102可指示晶片100中晶格的平面的米勒指数。
米勒指数形成晶格中结晶平面的标记系统。晶格面可以由三个整数h、k和指示，这些整数是晶体中平面的米勒指数。每个指数表示基于倒易晶格矢量与方向(h,k,)正交的平面。这些整数通常以最低项写出(例如，他们的最大公约数应为1)。米勒指数100表示与方向h正交的平面；指数010表示与方向k正交的平面，并且指数001表示与正交的平面。对于一些晶体，使用负数(被写为指数上方的横条)，并且对于一些晶体(诸如氮化镓)，可采用三个以上数字以充分描述不同的结晶平面。
一旦按期望处理了晶片100，就沿切割线104分割晶片100。切割线104指示晶片100将在何处被分离或分开成多片。切割线104可限定已在晶片100上制造的各种集成电路的轮廓。
一旦定义了切割线104，晶片100就可被锯成或以其他方式分开成多片以形成管芯106。每个管芯106可以是具有许多器件的集成电路或者可以是单个电子器件。管芯106(其也可被称为芯片或半导体芯片)的物理大小至少部分地取决于将晶片100分开成特定大小的能力、以及管芯106被设计成包含个体器件的数量。
一旦晶片100已被分开成一个或多个管芯106，管芯106就可被安装到封装中，以允许对管芯106上所制造的器件和/或集成电路的接入。封装可包括单列直插封装、双列直插封装、母板封装、倒装芯片封装、铟点/凸点封装、或者提供对管芯106的接入的其他类型的器件。还可通过线焊、探针、或者其他连接来直接接入管芯106，而无需将管芯106安装到分开的封装中。
图2解说了根据本公开的一方面的管芯106的横截面视图。在管芯106中可存在基板200，其可以是半导体材料和/或可充当对电子器件的机械支持。基板200可以是掺杂的半导体基板，其具有存在于基板200中各处的电子(指定的N沟道)或空穴(指定的P沟道)电荷载流子。用电荷载流子离子/原子对基板200的后续掺杂可改变基板200的电荷携带能力。
在基板200(例如，半导体基板)内，可存在阱202和204，这些阱可以是场效应晶体管(FET)的源极和/或漏极，或者阱202和/或204可以是具有鳍结构的FET(FinFET)的鳍结构。取决于阱202和/或204的结构和其他特性以及基板200的外围结构，阱202和/或204还可以是其他器件(例如，电阻器、电容器、二极管、或其他电子器件)。
半导体基板还可具有阱206和208。阱208可完全在阱206内，并且在一些情形中，可形成双极结型晶体管(BJT)。阱206还可被用作隔离阱，以将阱208与管芯106内的电场和/或磁场隔离。
层210到214可被添加到管芯106。层210可以是例如氧化物或绝缘层，其可将阱202-208彼此隔离或与管芯106上的其他器件隔离。在此类情形中，层210可以是二氧化硅、聚合物、电介质、或者另一电绝缘层。层210也可以是互连层，在该情形中，层210可包括导电材料，诸如铜、钨、铝、合金、或者其他导电或金属材料。
取决于期望器件特性和/或层210和214的材料，层212也可以是电介质或导电层。层214可以是封装层，其可保护层210和212、以及阱202-208和基板200免受外部力。通过示例而非限定，层214可以是保护管芯106免受机械损害的层，或者层214可以是保护管芯106免受电磁或辐射损害的材料层。
在管芯106上设计的电子器件可包括许多特征或结构组件。例如，管芯106可暴露于任何数量的方法以将掺杂剂传递到基板200、阱202-208中，并且如果期望，传递到层210-214中。作为示例而非限定，管芯106可暴露于离子注入、掺杂剂原子的沉积，这些掺杂剂原子通过扩散工艺、化学气相沉积、外延生长、或其他方法被驱动到晶格中。通过层210-214的诸部分的选择性生长、材料选择以及移除，并且通过基板200和阱202-208的选择性移除、材料选择以及掺杂剂浓度，可在本公开的范围内形成许多不同的结构和电子器件。
此外，基板200、阱202-208、以及层210-214可通过各种工艺选择性地移除或添加。化学湿法蚀刻、化学机械平坦化(CMP)、等离体子蚀刻、光致抗蚀剂掩模、镶嵌工艺、以及其他方法可创建本公开的结构和器件。
图3解说了根据本公开的一方面的金属氧化物半导体场效应晶体管(MOSFET)器件300的横截面视图。MOSFET器件300可具有四个输入端子。四个输入端子是源极302、栅极304、漏极306和基板308。源极302和漏极306可制造为基板308中的阱202和204，或者可制造为基板308上方的区域，或者制造为管芯106上的其他层的一部分。此类其他结构可以是鳍或者从基板308的表面突出的其他结构。此外，基板308可以是管芯106上的基板200，但是基板308也可以是耦合到基板200的层210-214中的一层或多层。
MOSFET器件300是单极器件，这是因为取决于MOSFET的类型，电流仅由一种类型的电荷载流子(例如，电子或空穴)产生。MOSFET器件300通过控制在源极302与漏极306之间的沟道310中的电荷载流子的量来操作。电压V源极312施加于源极302，电压V栅极314施加于栅极304，并且电压V漏极316施加于漏极306。分开的电压V基板318也可施加于基板308，尽管电压V基板318可耦合到电压V源极312、电压V栅极314或电压V漏极316中的一个。
为了控制沟道310中的电荷载流子，当栅极304累积电荷时电压V栅极314在沟道310中创建电场。与在栅极304上累积的电荷相反的电荷开始在沟道310中累积。栅极绝缘体320将累积在栅极304上的电荷与源极302、漏极306以及沟道310绝缘。栅极304和沟道310(两者之间具有栅极绝缘体320)创建电容器，并且当电压V栅极314增加时，充当该电容器的一个极板的栅极304上的电荷载流子开始累积。栅极304上电荷的这种累积将相反的电荷载流子吸引到沟道310中。最终，足够的电荷载流子在沟道310中累积，以提供源极302与漏极306之间的导电路径。该状况可被称为打开FET的沟道。
通过改变电压V源极312和电压V漏极316、以及他们与电压V栅极314的关系，施加于栅极304的打开沟道310的电压量可以变化。例如，电压V源极312通常具有高于电压V漏极316的电位。使电压V源极312与电压V漏极316之间的电压差更大将改变用于打开沟道310的电压V栅极314的量。此外，较大的电压差将改变使电荷载流子移动通过沟道310的电动势的量，从而创建通过沟道310的较大电流。
栅极绝缘体320材料可以是氧化硅，或者可以是电介质或者具有与氧化硅不同的介电常数(k)的其他材料。此外，栅极绝缘体320可以是材料的组合或者不同的材料层。例如，栅极绝缘体320可以是氧化铝、氧化铪、氮氧化铪、氧化锆、或者这些材料的层叠和/或合金。可使用用于栅极绝缘体320的其他材料，而不会脱离本公开的范围。
通过改变用于栅极绝缘体320的材料、以及栅极绝缘体320的厚度(例如，栅极304与沟道310之间的距离)，栅极304上用于打开沟道310的电荷量可以变化。还解说了示出MOSFET器件300的诸端子的符号322。对于N沟道MOSFET(使用电子作为沟道310中的电荷载流子)，向符号322中的基板308端子施加背离栅极304端子的箭头。对于p型MOSFET(使用空穴作为沟道310中的电荷载流子)，向符号322中的基板308端子施加指向栅极304端子的箭头。
栅极304也可由不同的材料制成。在一些设计中，栅极304由多晶硅(polycrystalline silicon)制成，多晶硅也被称为polysilicon或多晶(poly)，其是硅的导电形式。虽然本文中被称为“多晶”或“多晶硅”，但金属、合金或其他导电材料也被构想为用于如本公开中所描述的栅极304的恰适材料。
在一些MOSFET设计中，在栅极绝缘体302中可能期望高k值材料，并且在此类设计中，可采用其他导电材料。作为示例而非限定，“高k金属栅极”设计可将金属(诸如铜)用于栅极304端子。虽然被称为“金属”，但多晶材料、合金或其他导电材料也被构想为用于如本公开中所描述的栅极304的恰适材料。
为了互连至MOSFET器件300，或者为了互连至管芯106中的其他器件(例如，半导体)，使用互连迹线或互连层。这些互连迹线可在层210-214中的一层或多层中，或者可以在管芯106的其他层中。
图4解说了根据本公开的一方面的晶体管。具有鳍结构的FET(FinFET400)以与针对图3所描述的MOSFET器件300类似的方式来操作。然而，FinFET 400中的鳍402生长或以其他方式耦合到基板308。鳍402包括源极302、栅极304和漏极306。栅极304通过栅极绝缘体320耦合到鳍402。在FinFET结构中，FinFET 400的物理大小可以小于图3中所示出的MOSFET器件300结构。物理大小的这种减小允许在管芯106上每单元面积更多的器件。
对于高性能晶体管，高迁移率导电沟道是合乎需要的。材料选择和应变工程是可改变晶体管的沟道中的电荷载流子(例如，电子和空穴)的迁移率的设计特征。应变工程用于MOSFET中。然而，在基于鳍的结构(例如，FinFET)中，应变材料的使用是有挑战的。具体而言，在FinFET结构中存在更多的自由表面。结果，与其他FET几何结构和技术相比，可用于应变工程的源极/漏极体积较小。
可向FinFET的诸端子施加经受应变的应力源或材料，以增加导电沟道的迁移率。例如，已向互补金属氧化物半导体(CMOS)施加源极和漏极应力源以增强性能。源极和漏极应力源可以基于不同的应力源技术，诸如位错应力记录技术(DSMT)。例如，可通过鳍的半导体器件材料(例如，硅)的位错来实现DSMT。然而，由于N沟道FinFET缺乏大的硅基底，因此平面N沟道或N型金属氧化物半导体(NMOS)源极/漏极应力源可能不适用于N沟道FinFET。
N沟道场效应晶体管中的应力
本公开的各方面涉及在FinFET(例如，N沟道FinFET)中的应变引发的载流子迁移率增强。在本公开的一方面，通过沿着鳍的高度施加应力(例如，压应力或张应力)来改善FinFET的应变引发的载流子迁移率。虽然沿着鳍长度的压应力是用于P沟道FinFET中的迁移率增强的有效技术，但是显著的载流子(例如，电子)迁移率增强是通过沿着鳍高度方向施加压应力来实现的。FinFET架构可包括在鳍(例如，半导体鳍)的表面上形成的栅极堆叠。栅极堆叠可包括导电栅极和对应的电介质(例如，高K电介质)以及用于在导电栅极与高K电介质之间创建分隔的间隔物，以及FinFET架构的其他元件(例如，层间电介质)。
可沿着鳍的高度向栅极的一个或多个表面施加压应力。为了施加压应力，在半导体鳍上沉积电介质层(例如，第一层间电介质)。可以对第一电介质层进行处理(例如，蚀刻或平坦化)，以使得第一电介质层的第一表面(例如，水平)与导电栅极的表面基本上共面(例如，齐平)。随后将导电栅极凹陷以使得该导电栅极的表面低于第一电介质层的水平。
在本公开的一方面，将应力源材料沉积在导电栅极的凹陷表面和第一电介质层上，以在导电栅极上施加压应力。例如，应力源材料可被沉积在由导电栅极的凹陷表面和第一电介质层的侧壁限定的开口中。应力源材料可包括钨(W)、钛(Ti)、钴(Co)、硅(Si)、镍(Ni)、多晶硅、钙钛矿(CaTiO3)或其他类似材料。
在一些方面，间隔物也可被沉积在第一电介质与凹陷部分之间，以提供应力源材料与第一电介质之间的分隔。在本公开的一些方面，应力源材料被沉积在第一电介质层的第一表面上和凹陷部分中，以使得应力源材料在与经平坦化表面不同的水平上。在该方面，对应力源材料进行处理(例如，蚀刻或平坦化)以移除第一电介质层上的应力源材料。还对应力源材料进行处理以移除应力源材料的与凹陷部分对齐的诸部分，以使得应力源材料的与导电栅极相对的表面与第一电介质层的第一表面基本上共面。
覆盖材料可被沉积在第一电介质的第一表面以及应力源材料的与导电栅极相对的表面上，以限定应力源材料。覆盖材料可包括电介质材料(例如，多晶硅或氧化物)。在本公开的一方面，可改变(例如，增加)应力源材料的体积以对毗邻导电栅极的半导体鳍施加应力。例如，由于因应力源材料的破坏性结构相位转变导致的体积膨胀，会向导电栅极施加压应力。
在本公开的一方面，体积膨胀可以由毫秒退火工艺或其他工艺来引发，包括紫外线固化引发的体积膨胀。还可以通过对应力源材料的硅化或氧化来使应力源材料的体积膨胀以压缩导电栅极。例如，可以增加应力源材料的体积，以对N沟道FinFET中的半导体鳍施加压应力，或者在P沟道FinFET中的半导体鳍上提供张应力。
如所提及的，通过沿着鳍的高度(TfH)赋予压应力或垂直应力来增强载流子(例如，电子和/或空穴)迁移率。例如，由覆盖材料限定的应力源材料可以位于紧邻栅极堆叠的区域中，在该区域中应力源材料在毗邻栅极堆叠的半导体上提供应力，如图5A-5B中所解说的。
图5A是解说了压应力和张应力的FinFET 500的鳍的示例性示意图。例如，沿着鳍502的长度的压应力由箭头512和514解说，箭头512和514被定向为朝向鳍并指示沿着鳍的长度在相反方向上施加推向鳍的压应力。类似地，沿着鳍502的高度的压应力由箭头520和522解说。沿着鳍502的长度的张应力可由箭头516和518解说。在该示例中，箭头516和518被定向为远离鳍，从而指示沿着鳍的长度在相反方向上施加拉离鳍的张应力。类似地，沿着鳍502的高度的张应力由箭头524和526解说。虽然本描述涉及施加沿着鳍的宽度、长度和高度所施加的应力，但可以在不同的方向上施加应力。例如，可以在远离x、y或z轴的多个方向上施加应力，以使得所施加的应力包括沿着x、y和z轴的张应力分量和/或压应力分量的组合。如由图5B的示意图所解说的，向鳍施加压应力和/或张应力基于在不同方向上的应力分量可引起迁移率变化。
图5B解说了指示沿着FinFET 500的鳍502的维度的各个应力分量的FinFET550的示意图。FinFET 500的鳍502可以生长或以其他方式耦合到基板。基板504可以是硅基板或者例如包括氧化物层、氮化物层、金属氧化物层或硅层的其他类似的支承层。鳍502包括源极506、栅极堆叠508和漏极510。栅极堆叠508包括栅极509和栅极绝缘体511。栅极堆叠508可通过栅极绝缘体511耦合到鳍502。可向鳍的与栅极堆叠508相对应的诸部分施加各种应力分量。例如，应力分量与沿着对应于栅极堆叠508的鳍的维度所施加的应力(例如，压应力和/或张应力)相对应。高度H鳍、宽度W鳍和长度L鳍表示鳍的维度。沿着各维度的应力分量包括在鳍高度方向上的应力分量TfH、在鳍宽度方向上的应力分量TfW、以及在鳍长度方向上的应力分量TfL。图6和7中解说了迁移率变化相对于应力分量TfL、TfH和TfW。
图6和7是解说了应力引发的电子和空穴迁移率变化的示例性图表。
关于图6，示例性图表600解说了由沿着鳍502的维度施加应力分量TfL、TfH和TfW引起的应力引发的电子迁移率变化。图6的y轴表示应力引发的电子迁移率变化。应力引发的电子迁移率变化被表示为当施加应力时电子迁移率的变化(Δμ)与没有应力的情况下的电子迁移率(μ)的比率。图6的x轴表示应力水平(例如，压应力水平和/或张应力水平)并且由压力单位(例如，千兆帕(GPa))表示。例如，低于0的应力水平表示压应力，而高于0的应力水平表示张应力。
结合应力分量的电子迁移率变化的模型来解说应力分量的电子迁移率变化。包括TfL 602、TfH 604和TfW 606的应力分量分别由粗虚线表示，而包括TfL 608、TfH 610和TfW 612的应力分量的对应模型分别由细虚线表示。关于图7，示例性图表700解说了沿着鳍502的维度的应力分量TfL、TfH和TfW中的每一者的应力引发的空穴迁移率变化。图7的y轴对应于应力引发的空穴迁移率变化，其被表示为当施加应力时空穴迁移率的变化(Δμ)与没有应力的情况下的空穴迁移率(μ)的比率。图7的x轴对应于应力水平(例如，压应力水平)并且由压力单元(例如，千兆帕(GPa))表示。类似于图6中的解说，图7中的低于0的应力水平表示压应力，而高于0的应力水平表示张应力。
结合应力分量的载流子迁移率变化的模型来解说应力分量的载流子迁移率(例如，图6的电子迁移率和图7的空穴迁移率)变化。在图6中，包括TfL 602、TfH 604和TfW 606的应力分量分别由粗虚线表示，而包括TfL 608、TfH610和TfW 612的应力分量的对应模型分别由细虚线表示。类似的，图7中的包括TfL 702、TfH 704和TfW 706的应力分量分别由粗虚线表示，而包括TfL 708、TfH 710和TfW 712的应力分量的对应模型分别由细虚线表示。
关于图6，例如，当沿着鳍502的长度引发张应力时，电子迁移率被增强，如由张应力分量(例如，TfL 602)和张应力分量的对应模型(例如，TfL 608)所示出的。例如，当TfL 602(例如，张应力分量)被增加到1.5GPa时，应力引发的电子迁移率变化的对应增加高于百分之七十五。
类似地，当沿着鳍502的高度引发压应力时，电子迁移率被增强，如由压应力分量(例如，TfH 604)和压应力分量的对应模型(例如，TfH 610)所示出的。例如，当压应力分量(例如，TfH 604)被增加到-1.5GPa时，应力引发的电子迁移率变化的对应增加高于百分之五十。由此，通过沿着FinFET的高度TfH施加压应力来实现电子迁移率增强。
还通过沿着FinFET的高度TfH施加压应力来实现空穴迁移率增强，如图7中所解说的。然而，相对于通过沿着TfL引发压应力实现的空穴迁移率的增强或者当沿着鳍的高度(TfH)引发压应力时实现的电子迁移率增强(参见图6)，沿着鳍的高度(TfH)施加压应力稍微增强了空穴迁移率。例如，当沿着鳍502的长度引发压应力时，空穴迁移率被增强，如由压应力分量(例如，TfL 702)和压应力分量的对应模型(例如，TfL 708)所示出的。由此，当压应力分量(例如，TfL 702)被增加到-1.5GPa时，应力引发的电子迁移率变化的对应增加高于百分之七十五。然而，当压应力分量(例如，TfH 704)被增加到-1.5GPa时，应力引发的电子迁移率变化的对应增加低于百分之二十五。
可以基于针对实现的期望载流子迁移率在不同的方向上引发应力分量。例如，在一些实现中，可以引发应力分量的不同组合以增强载流子迁移率。例如，为了改善N沟道FinFET中的电子迁移率，可以与沿着鳍502的高度TfH引发压应力相结合，沿着鳍502的长度TfL引发张应力。例如，当TfL 602(例如，张应力分量)被增加到1.5GPa时，应力引发的电子迁移率变化的对应增加高于百分之七十五，如图6中所示出的。类似地，当压应力分量(例如，TfH 604)被增加到-1.5GPa时，应力引发的电子迁移率变化的对应增加高于50％。
由于当引发张应力时的空穴迁移率相对于通过沿着鳍502的高度引发压应力实现的空穴迁移率的改善，一些P沟道FinFET实现可沿着鳍502的高度TfH引发张应力而不是压应力。例如，沿着鳍502的高度引发1.5GPa的张应力将空穴迁移率变化增加到高于25，如由应力分量TfH 704所示出的。然而，当沿着鳍的高度的压应力至-1.5GPa时空穴迁移率变化的增加低于25％。
图8解说了根据本公开的各方面的包括沿着鳍的高度所施加的应力源材料的FinFET架构800的示例。在本公开的一方面，FinFET可以是N沟道FinFET。FinFET架构包括鳍802、第一层间电介质804、间隔物806、高K电介质(HK)808、导电栅极(MG)810(例如，金属栅极)、应力源材料(例如，压缩金属栅极应力源)812以及第二层间电介质814或覆盖材料。在本公开的一方面，鳍802的材料包括硅。压缩导电栅极应力源812可以是N沟道金属栅极应力源。压缩导电栅极应力源812的特征可在于在经受尖峰热退火时具有体积膨胀特性的破坏性结构相位转变、在氧化情况下的体积膨胀、或者在硅化情况下的体积膨胀。
在本公开的一方面，FinFET架构可包括耦合在一起的多层。例如，鳍802可以位于FinFET架构800的第一层(层1)内或形成FinFET架构800的第一层(层1)，而第二层间电介质814位于FinFET架构800的第三层(层3)内或形成FinFET架构800的第三层(层3)。在一些方面，第一层间电介质804、间隔物806、高K电介质808、金属栅极(MG)810、以及压缩导电栅极应力源812可以位于一层或多层内。例如，第一层间电介质804、间隔物806、高K电介质808、金属栅极(MG)810、以及压缩导电栅极应力源812可以位于FinFET架构800的第二层(层2)内或形成FinFET架构800的第二层(层2)。FinFET架构的第一层可经由第二层耦合到第三层。例如，FinFET架构的第二层可以在第一层与第三层之间。在该情形中，第二层的第一表面816可以在第一层的表面818上，并且第二层的第二表面820可以在第三层的表面822上。
在一些实现中，第一层的表面818与鳍802的第一表面相对应。第二层的第一表面816与第一层间电介质804的第一表面824、间隔物806的第一表面826、以及高K电介质808的第一表面828相对应。类似地，第三层的表面822与第二层间电介质814的第一表面相对应。第二层的第二表面820与第一层间电介质804的第二表面830、间隔物806的第二表面832、以及压缩导电栅极应力源812的第一表面834相对应。在该实现中，第二层的第一表面816与第二层的第二表面820相对。
在一些实现中，金属栅极810可以位于压缩导电栅极应力源812与高K电介质808之间。在该实现中，金属栅极810的第一表面836和第二表面838耦合到或位于压缩金属栅极应力源的第二表面840和高K电介质808的第二表面842上。间隔物806可将第一层间电介质804与高k电介质808分开。在该配置中，金属栅极和压缩导电栅极应力源812保护高k电介质808和金属栅极堆叠免受与第一层间电介质804以及充满氧化物的浅沟槽隔离的化学相互作用。
在该配置中，在N沟道金属栅极上形成压缩金属栅极应力源，以使得由于因破坏性结构相位转变导致的体积膨胀而引起的压应力是沿着鳍的高度施加的或者施加于金属栅极810的第一表面836。N沟道FinFET金属栅极应力源具有高的应力水平(例如，>1.5GPa)以推升电子迁移率。电子迁移率可被推升直至百分之七十五。N沟道FinFET应力源的其他益处包括相对于其他应力源(例如，碳化硅(SiC)源极/漏极或应变松弛基板(SRB)应力源)的制造成本的降低。
图9A-9F解说了根据本公开的各方面的用于提供N沟道FinFET金属栅极应力源的示例性处理的沿着FinFET的鳍的横截面视图(1)和对应的俯视图(2)。在图9A-9F的实现中，覆盖层包括层间电介质，以使得压缩金属栅极应力源的特征在于在经受尖峰热退火时具有体积膨胀特性的破坏性结构相位转变。
在图9A的横截面视图(1)和对应的俯视图(2)中，根据间隔物形成技术在鳍902上形成间隔物906，并且在间隔物906之间图案化多晶硅层901。在形成间隔物906之后可在基板903(或晶片)上沉积鳍902。基板903可包括浅沟槽隔离(STI)区905。
在图9B的横截面视图(1)和对应的俯视图(2)中，结合用化学和机械力的组合使表面平滑的工艺(诸如化学机械平坦化(CMP)工艺)，将第一层间电介质904沉积在鳍902上。第一层间电介质904沉积和CMP工艺之后可跟随有替换工艺，诸如高K/金属栅极工艺。可以执行替换工艺以用金属栅极910以及将金属栅极910耦合到鳍902的高K电介质908来替换多晶硅层901。
在图9C的横截面视图(1)和对应的俯视图(2)中，可根据金属栅极凹槽蚀刻工艺来蚀刻金属栅极910的一部分，以限定间隔物906与金属栅极910的表面936之间的凹槽907。
在图9D的横截面视图(1)和对应的俯视图(2)中，应力源材料912被沉积在第一层间电介质904的表面938上以及凹槽907中。当处于温度上的热退火尖峰时，应力源材料912可经受具有体积膨胀特性的破坏性结构相位转变。
在图9E的横截面视图(1)和对应的俯视图(2)中，实现使应力源材料912的一个或多个表面平滑的工艺。平滑工艺可包括化学和机械力的组合，诸如CMP。可实现平滑工艺以平坦化或移除应力源材料912的在凹槽之外的诸部分。在一些实现中，应力源材料912被平坦化为使得应力源材料912的与金属栅极910相对的表面934与第一层间电介质904的表面930以及间隔物的表面932齐平。
在图9F的横截面视图(1)和对应的俯视图(2)中，覆盖材料(诸如第二层间电介质914)被沉积在应力源材料912的表面934、第一层间电介质904的表面930以及间隔物的表面932上。覆盖材料(例如，第二层间电介质914)限定应力源材料。
在图9G的横截面视图(1)和对应的俯视图(2)中，解说了由沿着鳍高度方向的箭头909解说的压应力。压应力可能是由于因破坏性结构相位转变导致的体积膨胀。因破坏性结构相位转变导致的体积膨胀可能是由使用激光或闪光退火的毫秒退火工艺引起的。应力源材料912可包括钙钛矿(CaTiO3)。沿着鳍高度方向的压应力可通过从室温正交(Pbnm)结构到1100-1150OC范围内的温度下的四方多晶型的相位转变来生成，由于四方结构的较大晶格常数而具有体积膨胀。在该实现中，应力源材料912的横向结构改变，而化学结构保持相同。
图10A-10B解说了根据本公开的各方面的用于提供N沟道FinFET金属栅极应力源的示例性处理的沿着FinFET的鳍的横截面视图(1)和对应的俯视图(2)。在图10A-10B的实现中，覆盖层包括多晶硅覆盖层1014，以使得应力源材料1012的特征在于在硅化情况下的体积膨胀。例如，硅扩散到应力源材料中以产生体积的增加。
在图10A的横截面视图(1)和对应的俯视图(2)中，多晶硅覆盖层1014被沉积在应力源材料1012的表面1034、第一层间电介质1004的表面1030以及间隔物1006的表面1032上。在该实现中，硅(例如，来自多晶硅覆盖层1014)扩散到应力源材料中以在应力源中产生更多的材料，由此产生更大的体积。
在图10B的横截面视图(1)和对应的俯视图(2)中，解说了由沿着鳍高度方向施加的箭头1009解说的压应力。压应力可能是由于在硅化情况下的体积膨胀。在该情况下，体积膨胀可能是由使用激光或闪光退火的毫秒热退火工艺引起的。应力源材料1012可包括钨(W)、钛(Ti)、钴(Co)或镍(Ni)。应力源材料1012的体积在硅化期间膨胀以形成硅化物，诸如硅化钨(WSi)、硅化钛(TiSi)、硅化钴(CoSi)或硅化镍(NiSi)。沿着鳍高度方向的压应力可以由被多晶硅覆盖层1014限定在空间中的硅化物(例如，硅化钨(WSi)、硅化钛(TiSi)、硅化钴(CoSi)或硅化镍(NiSi))生成。
图11A-11B解说了根据本公开的各方面的用于提供N沟道FinFET金属栅极应力源的示例性处理的沿着FinFET的鳍的横截面视图(1)和对应的俯视图(2)。在图11A-11B的实现中，覆盖层包括氧化物层1114，以使得应力源材料1112的特征在于在氧化情况下的体积膨胀。
在图11A的横截面视图(1)和对应的俯视图(2)中，覆盖层(例如，氧化物层1114)被沉积在应力源材料1112的表面1134、第一层间电介质1104的表面1130以及间隔物1106的表面1132上。在该实现中，应力源材料1112被氧化以产生更大的体积。应力源材料的氧化可以基于氧化物层1114中的氧化物。
在图11B的横截面视图(1)和对应的俯视图(2)中，解说了由沿着鳍高度方向施加的箭头1109解说的压应力。压应力可能是由于在氧化情况下的体积膨胀。在一方面，应力源材料可经受低温(例如，<400℃)以将应力源材料(例如，多晶硅应力源材料)转换为氧化物以生成压应力。当应力源材料是多晶硅时，应力源材料可转换为氧化硅(SiO2)。在该情形中，沿着鳍高度方向的压应力可以由被氧化物层1114限定在空间中的氧化硅生成。
图12解说了一种用于在半导体基板上制造鳍式场效应晶体管(FinFET)器件的方法1200。在框1202中，在半导体鳍(例如，鳍802、902、1002、1102)的表面上形成栅极堆叠。栅极堆叠可包括高K电介质(例如，高K电介质808)、间隔物(例如，间隔物806)以及导电栅极(例如，金属栅极810)。在框1204中，在半导体鳍上沉积电介质层(例如，第一层间电介质1104)。电介质层被沉积在半导体鳍上以使得该电介质层与栅极堆叠的导电栅极的表面基本上共面或齐平。在框1206中，将导电栅极凹陷到低于电介质层的水平的一水平。例如，将电介质层凹陷以限定电介质层的凹陷部分、间隔物以及金属栅极之间的开口。在框1208中，将应力源材料(例如，应力源材料1112)沉积到导电栅极的凹陷表面、电介质层或耦合到电介质层的间隔物上。在框1210中，由覆盖材料(例如，氧化物层1114)来限定应力源材料。在框1212中，改变应力源材料的体积以对毗邻导电栅极的半导体鳍施加应力。
根据本公开的进一步方面，描述了一种鳍式场效应晶体管(FinFET)。在一种配置中，FinFET包括用于向栅极堆叠施加应力的装置。应力施加装置可以是压缩导电栅极应力源812、应力源材料912、1012和/或1112。在另一方面中，前述装置可以是被配置成执行由前述装置叙述的功能的任何模块或任何设备。
图13是示出其中可有利地采用本公开的一方面的示例性无线通信系统1300的框图。出于解说目的，图13示出了三个远程单元1320、1330和1350以及两个基站1340。将认识到，无线通信系统可具有远多于此的远程单元和基站。远程单元1320、1330和1350包括IC设备1325A、1325C和1325B，这些IC设备包括所公开的FinFET器件。将认识到，其他设备也可包括所公开的FinFET器件，诸如基站、交换设备、以及网络装备。图13示出了从基站1340到远程单元1320、1330和1350的前向链路信号1380，以及从远程单元1320、1330和1350到基站1340的反向链路信号1390。
在图13中，远程单元1320被示为移动电话，远程单元1330被示为便携式计算机，并且远程单元1350被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读数装置)、或者存储或取回数据或计算机指令的其他设备、或者其组合。尽管图13解说了根据本公开的各方面的远程单元，但本公开并不被限定于所解说的这些示例性单元。本公开的诸方面可以在包括所公开的FinFET器件的许多设备中合适地采用。
图14是解说用于半导体组件(诸如以上公开的FinFET器件)的电路、布局、以及逻辑设计的设计工作站的框图。设计工作站1400包括硬盘1401，该硬盘1401包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站1400还包括促成对电路1410或半导体组件1412(诸如FinFET器件)的设计的显示器1402。提供存储介质1404以用于有形地存储电路1410或半导体组件1412的设计。电路1410或半导体组件1412的设计可以文件格式(诸如GDSII或GERBER)被存储在存储介质1404上。存储介质1404可以是CD-ROM、DVD、硬盘、闪存、或者其他合适的设备。此外，设计工作站1400包括用于从存储介质1404接受输入或者将输出写到存储介质1404的驱动装置1403。
存储介质1404上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质1404上提供数据通过减少用于设计半导体晶片的工艺数目来促成电路1410或半导体组件1412的设计。
对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文所描述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器”是指长期、短期、易失性、非易失性类型存储器、或其他存储器，而并不限于特定类型的存储器或存储器数目、或记忆存储在其上的介质的类型。
如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机存取的可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘常常磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。
尽管已详细描述了本公开及其优点，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“上方”和“下方”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒，则上方变成下方，反之亦然。此外，如果是侧面取向的，则上方和下方可指代基板或电子器件的侧面。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。
技术人员将进一步领会，结合本文的公开所描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应当被解读为致使脱离本公开的范围。
结合本文的公开所描述的各种解说性逻辑框、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合(例如，DSP与微处理器的组合、多个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他此类配置)。
结合本公开所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM、闪存、ROM、EPROM、EEPROM、寄存器、硬盘、可移动盘、CD-ROM或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是可被通用或专用计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来携带或存储指令或数据结构形式的指定程序代码手段且能被通用或专用计算机、或者通用或专用处理器访问的任何其他介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘(disk)往往以磁的方式再现数据而碟(disc)用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。因此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (30)

1.一种用于在半导体基板上制造鳍式场效应晶体管(FinFET)器件的方法，包括：
在半导体鳍的表面上形成栅极堆叠；
在所述半导体鳍上沉积电介质层以与所述栅极堆叠的导电栅极的表面基本上共面；
将所述导电栅极凹陷到低于所述电介质层的水平；
将应力源材料沉积到所述导电栅极的凹陷表面和所述电介质层上；
限定所述应力源材料；以及
改变所述应力源材料的体积以对毗邻所述导电栅极的半导体鳍施加应力。
2.如权利要求1所述的方法，其特征在于，改变所述体积包括：通过对所述应力源材料进行退火来使所述应力源材料膨胀以压缩所述导电栅极。
3.如权利要求1所述的方法，其特征在于，改变所述体积包括：通过对所述应力源材料的硅化或氧化来使所述应力源材料膨胀以压缩所述导电栅极。
4.如权利要求1所述的方法，其特征在于，改变所述体积包括：增加所述体积以沿着所述半导体鳍的高度对N沟道FinFET中的半导体鳍施加压应力。
5.如权利要求1所述的方法，其特征在于，改变所述体积包括：减小所述体积以沿着所述半导体鳍的高度在P沟道FinFET中的半导体鳍上提供张应力。
6.如权利要求1所述的方法，其特征在于，所述应力源材料是钨(W)、钛(Ti)、钴(Co)、硅(Si)、镍(Ni)或钙钛矿(CaTiO3)。
7.如权利要求1所述的方法，其特征在于，进一步包括将所述FinFET器件集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
8.一种鳍式场效应晶体管(FinFET)，包括：
在半导体鳍的表面上的栅极堆叠；
覆盖材料；以及
应力源材料，所述应力源材料被所述覆盖材料限定于毗邻所述栅极堆叠的区域以在毗邻所述栅极堆叠的半导体鳍上提供应力。
9.如权利要求8所述的FinFET，其特征在于，所述应力源材料沿着所述半导体鳍的高度在N沟道FinFET中的半导体鳍上提供压应力。
10.如权利要求8所述的FinFET，其特征在于，所述应力源材料沿着所述半导体鳍的高度在P沟道FinFET中的半导体鳍上提供张应力。
11.如权利要求8所述的FinFET，其特征在于，所述应力源材料包括CaTiO3并且所述覆盖材料是电介质。
12.如权利要求8所述的FinFET，其特征在于，所述应力源材料包括W、Ti、Co、Ni并且所述覆盖材料是多晶硅。
13.如权利要求8所述的FinFET，其特征在于，所述应力源材料包括多晶硅并且所述覆盖材料是氧化物。
14.如权利要求8所述的FinFET，其特征在于，所述应力源材料通过改变所述应力源材料的体积来提供应力。
15.如权利要求14所述的FinFET，其特征在于，改变所述体积包括：通过退火、硅化或氧化来使所述应力源材料膨胀以压缩所述栅极堆叠。
16.如权利要求8所述的FinFET，其特征在于，所述FinFET被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
17.一种鳍式场效应晶体管(FinFET)，包括：
在半导体鳍的表面上的栅极堆叠；
覆盖材料；以及
用于向所述栅极堆叠施加应力的装置，所述应力施加装置被所述覆盖材料限定于毗邻所述栅极堆叠的区域以在毗邻所述栅极堆叠的半导体鳍上提供应力。
18.如权利要求17所述的FinFET，其特征在于，所述应力施加装置沿着所述半导体鳍的高度在N沟道FinFET中的半导体鳍上提供压应力。
19.如权利要求17所述的FinFET，其特征在于，所述应力施加装置沿着所述半导体鳍的高度在P沟道FinFET中的半导体鳍上提供张应力。
20.如权利要求17所述的FinFET，其特征在于，所述应力施加装置包括CaTiO3并且所述覆盖材料是电介质。
21.如权利要求17所述的FinFET，其特征在于，所述应力施加装置包括W、Ti、Co、Ni并且所述覆盖材料是多晶硅。
22.如权利要求17所述的FinFET，其特征在于，所述应力施加装置包括多晶硅并且所述覆盖材料是氧化物。
23.如权利要求17所述的FinFET，其特征在于，所述FinFET被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中。
24.一种用于在半导体基板上制造鳍式场效应晶体管(FinFET)器件的方法，包括：
用于在半导体鳍的表面上形成栅极堆叠的步骤；
用于在所述半导体鳍上沉积电介质层以与所述栅极堆叠的导电栅极的表面基本上共面的步骤；
用于将所述导电栅极凹陷到低于所述电介质层的水平的步骤；
用于将应力源材料沉积到所述导电栅极的凹陷表面和所述电介质层上的步骤；
用于限定所述应力源材料的步骤；以及
用于改变所述应力源材料的体积以对毗邻所述导电栅极的半导体鳍施加应力的步骤。
25.如权利要求24所述的方法，其特征在于，用于改变所述体积的步骤包括：用于通过对所述应力源材料进行退火来使所述应力源材料膨胀以压缩所述导电栅极的步骤。
26.如权利要求24所述的方法，其特征在于，用于改变所述体积的步骤包括：用于通过对所述应力源材料的硅化或氧化来使所述应力源材料膨胀以压缩所述导电栅极的步骤。
27.如权利要求24所述的方法，其特征在于，用于改变所述体积的步骤包括：用于增加所述体积以沿着所述半导体鳍的高度对N沟道FinFET中的半导体鳍施加压应力的步骤。
28.如权利要求24所述的方法，其特征在于，用于改变所述体积的步骤包括：用于减小所述体积以沿着所述半导体鳍的高度在P沟道FinFET中的半导体鳍上提供张应力的步骤。
29.如权利要求24所述的方法，其特征在于，所述应力源材料包括钨(W)、钛(Ti)、钴(Co)、硅(Si)、镍(Ni)或钙钛矿(CaTiO3)。
30.如权利要求24所述的方法，其特征在于，进一步包括将所述FinFET器件集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或固定位置数据单元中的步骤。
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