CN106796393A - 用于垂直结构的半节点缩放 - Google Patents

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Abstract

根据本公开的一方面的一种用于对电路布局进行半节点缩放的方法包括管芯上的垂直器件。该方法包括减小管芯上的垂直器件的鳍节距和栅极节距。该方法还包括缩放用于定义电路布局的至少一个减小面积的几何图案的波长。

Description

用于垂直结构的半节点缩放
背景
领域
本公开的各方面涉及半导体器件，尤其涉及用于垂直结构的半节点缩放。
背景技术
随着集成电路(IC)技术的进步，器件的几何形状减小。在主要“全节点”技术转换之间，器件设计者在成熟技术节点内利用器件减小。此类器件大小减小可被称为“半节点”缩放。
在半节点缩放中，芯片上的器件的面积在二个维度(即，x和y)上减小特定量。经半节点缩放的版本占据较小的管芯面积并且由此可针对每个晶片产生更多的IC副本。这降低了成本，因为在不改变布局设计的情况下产生附加器件，并且原始器件模型可被用于对减小大小的电路建模。
然而，关于垂直结构(诸如鳍式构造场效应晶体管(FinFET))，减小鳍结构的高度(z)将需要新的仿真模型。如此，在垂直结构设计中避免半节点缩放。此外，即使平面设计也可具有器件的各部分(诸如互连线迹线)，其受到给定节点的光刻工艺的限制。此类器件的半节点缩放将要求新的布局并且抵消在半节点缩放过程中可用的成本节省。
概述
一种用于对电路布局进行半节点缩放的方法可以包括管芯上的垂直器件。该方法包括减小管芯上的垂直器件的鳍节距和栅极节距。该方法还包括缩放用于定义电路布局的至少一个减小面积的几何图案的波长。
根据本公开的另一方面的管芯上的经半节点缩放的电路布局包括具有第一鳍节距和第一栅极节距的垂直器件。该布局还包括用于在经半节点缩放的电路布局中的减小面积的几何图案内选择性地传导电流的装置。
一种用于制造管芯上的经半节点缩放的电路布局的计算机程序产品可以包括具有程序代码的非瞬态计算机可读介质。该程序代码包括用于减小管芯上的垂直器件的鳍节距和栅极节距的程序代码。该程序代码还包括用于缩放用于定义电路布局的至少一个减小面积的几何图案的波长的程序代码。
根据本公开的另一方面的管芯上的经半节点缩放的电路布局包括具有第一鳍节距和第一栅极节距的垂直器件。该布局还包括经半节点缩放的电路布局中的减小面积的几何图案内的至少一个器件。
这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
附图简要说明
为了更全面地理解本公开，现在结合附图参阅以下描述。
图1解说了本公开的一方面中的半导体晶片的立体图。
图2解说了根据本公开的一方面的管芯的横截面视图。
图3解说了本公开的一方面中的金属氧化物半导体场效应晶体管(MOSFET)器件的横截面视图。
图4解说了根据本公开的一方面的垂直结构。
图5和6解说了本公开各方面内的经半节点缩放的设计。
图7是解说根据本公开的一方面的对集成电路内的导电层布线的过程的过程流程图。
图8是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。
图9是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在表示“可兼性或”，而术语“或”的使用旨在表示“排他性或”。
半导体制造工艺通常被分为三个部分：前端制程(FEOL)、中部制程(MOL)以及后端制程(BEOL)。前端制程包括晶片制备、隔离、阱形成、栅极图案化、间隔物、和掺杂植入。中部制程包括栅极和端子触点形成。然而，中部制程的栅极和端子触点形成是制造流程的越发有挑战的部分，尤其是对于光刻图案化而言。后端制程包括形成互连和电介质层以用于耦合至FEOL器件。这些互连可以用使用等离子体增强化学气相沉积法(PECVD)来沉积的层间电介质(ILD)材料的双镶嵌工艺来制造。
图1解说了本公开的一方面中的半导体晶片的立体图。晶片100可以是半导体晶片，或者可以是在晶片100的表面上具有一层或多层半导体材料的基板材料。当晶片100是半导体材料时，其可使用切克劳斯基(Czochralski)工艺从籽晶生长，在切克劳斯基工艺中籽晶被浸入半导体材料的熔池中，并且缓慢旋转并从池中被移除。熔融材料随后在晶体的取向上结晶到籽晶上。
晶片100可以是复合材料，诸如砷化镓(GaAs)或氮化镓(GaN)、诸如砷化铟镓(InGaAs)之类的三元材料、四元材料、或者可以是用于其他半导体材料的基板材料的任何材料。虽然许多材料本质上可以是晶体，但是多结晶或非晶材料也可用于晶片100。
晶片100或耦合至晶片100的各层可被提供有使晶片100更具导电性的材料。作为示例而非限定，硅晶片可以具有添加到晶片100的磷或硼，以允许电荷在晶片100中流动。这些添加剂被称为掺杂剂，并且在晶片100或晶片100的各部分内提供额外的荷载流子(电子或空穴)。通过选择提供额外的荷载流子的区域、提供哪种类型的荷载流子、以及晶片100中附加的荷载流子的量(密度)，可在晶片100中或晶片100上形成不同类型的电子器件。
晶片100具有指示该晶片100的晶向的取向102。取向102可以是如图1中所示的晶片100的平坦边缘，或者可以是槽口或其他标记以解说晶片100的晶向。取向102可指示晶片100中晶格的平面的米勒指数。
米勒指数形成晶格中结晶平面的注释系统。晶格平面可以由三个整数h、k和l指示，这些整数是晶体中平面(hkl)的米勒指数。每个指数表示基于倒易晶格矢量与方向(h,k,l)正交的平面。这些整数通常以最低项写出(例如，它们的最大公约数应为1)。米勒指数100表示与方向h正交的平面；指数010表示与方向k正交的平面，并且指数001表示与l正交的平面。对于一些晶体，使用负数(被写为指数上方的逆)，并且对于一些晶体(诸如氮化镓)，可能期望三个以上数字以充分描述不同的结晶平面。
一旦按需处理了晶片100，就使用切割线104分割晶片100。切割线104指示晶片100将在何处被分离或者分开成多片。切割线104可限定已在晶片100上制造的各种集成电路的轮廓。
一旦定义了切割线104，晶片100就可被锯成或者以其他方式分成多片以形成管芯106。每个管芯106可以是具有许多器件的集成电路或者可以是单个电子器件。管芯106(其也可被称为芯片或半导体芯片)的物理大小可取决于将晶片100分成特定尺寸的能力、以及管芯106被设计成包含的个体器件的数量。
一旦晶片100已被分成一个或多个管芯106，管芯106就可被安装到封装中，以允许对在管芯106上制造的器件和/或集成电路的接入。封装可包括单列直插封装、双列直插封装、母板封装、倒装芯片封装、铟点/凸点封装、或者提供对管芯106的接入的其他类型的器件。还可通过线焊、探针、或者其他连接来直接接入管芯106，而无需将管芯106安装到分开的封装中。
图2解说了根据本公开的一方面的管芯106的横截面视图。在管芯106中可存在基板200，基板200可以是半导体材料和/或可充当对电子器件的机械支持。基板200可以是掺杂的半导体基板，其具有存在于基板200中各处的电子(指定为n型)或空穴(指定为p型)荷载流子。用荷载流子离子/原子对基板200的后续掺杂可改变基板200的电荷携带能力。
在基板200(例如，半导体基板)内，可存在阱202和204，这些阱可以是场效应晶体管(FET)的源极和/或漏极，或者阱202和/或204可以是鳍式构造FET(FinFET)的鳍结构。取决于阱202和/或204的结构和其他特性以及基板200的外围结构，阱202和/或204还可以是其他器件(例如，电阻器、电容器、二极管、或其他电子器件)。
半导体基板还可具有阱206和阱208。阱208可完全在阱206内，并且在一些情形中，可形成双极结型晶体管(BJT)。阱206还可被用作隔离阱，以将阱208与管芯106内的电场和/或磁场隔离。
第一层210、第二层212和第三层214可被添加到管芯106。第一层210可以是例如氧化物或绝缘层，其可将阱202-208彼此隔离或者与管芯106上的其他器件隔离。在此类情形中，第一层210可以是二氧化硅、聚合物、电介质、或者另一电绝缘层。第一层210也可以是互连层，在该情形中，层210可包括导电材料，诸如铜、钨、铝、合金、或者其他导电或金属材料。
取决于期望器件特性和/或用于第一层210、第二层212和第三层214的材料，第二层212也可以是电介质或导电层。第三层214可以是封装层，其可保护第一层210和第二层212、以及阱202-208和基板200免受外力。作为示例而非限定，第三层214可以是保护管芯106免受机械损害的层，或者第三层214可以是保护管芯106免受电磁或辐射损害的材料层。
在管芯106上设计的电子器件可包括许多特征或结构组件。例如，管芯106可受任何数量的方法作用以将掺杂剂施加到基板200、阱202-208中，并且若期望，施加到第一层210、第二层212和第三层214中。作为示例而非限定，管芯106可受离子注入、掺杂剂原子沉积的作用，这些掺杂剂原子通过扩散工艺、化学气相沉积、外延生长、或其他方法被驱入晶格中。通过第一层210、第二层212和第三层214的各部分的选择性生长、材料选择以及移除，并且通过基板200和阱202-208的选择性移除、材料选择以及掺杂剂浓度，可在本公开的范围内形成许多不同的结构和电子器件。
此外，基板200、阱202-208、以及第一层210、第二层212和第三层214可通过各种工艺被选择性地移除或添加。化学湿法蚀刻、化学机械平坦化(CMP)、等离体子蚀刻、光致抗蚀剂掩模、镶嵌工艺、以及其他方法可创建本公开的各个方面的结构和器件。
图3解说了本公开的一方面中的金属氧化物半导体场效应晶体管(MOSFET)器件的横截面视图。金属氧化物半导体场效应晶体管(MOSFET)300可具有四个输入端子。这四个输入端子是源极302、栅极304、漏极306和基板308。源极302和漏极306可制造为基板308中的阱202和204，或者可制造为基板308上方的区域，或者若期望制造为管芯106上的其他层的一部分。此类其他结构可以是鳍或者从基板308的表面突出的其他结构。此外，基板308可以是管芯106上的基板200，但是基板308也可以是第一层210、第二层212和第三层214中耦合至基板200的一层或多层。
MOSFET器件300是单极器件，这是因为取决于MOSFET器件300的类型，电流仅由一种类型的荷载流子(例如，电子或空穴)产生。MOSFET器件300通过控制源极302与漏极306之间的沟道310中的荷载流子的量来操作。电压V源极312施加于源极302，电压V栅极314施加于栅极304，并且电压V漏极316施加于漏极306。分开的电压V基板318也可施加于基板308，尽管电压V基板318可耦合至电压V源极312、电压V栅极314或电压V漏极316中的一个。
为了控制沟道310中的荷载流子，当栅极304累积电荷时电压V栅极314在沟道310中创建电场。与在栅极304上累积的电荷相反的电荷开始在沟道310中累积。栅极绝缘体320将累积在栅极304上的电荷与源极302、漏极306以及沟道310绝缘。栅极304和沟道310(两者之间具有栅极绝缘体320)创建电容器，并且当电压V栅极314增加时，充当该电容器的一个极板的栅极304上的荷载流子开始累积。栅极304上电荷的这种累积将相反的荷载流子吸引到沟道310中。最终，足够的荷载流子在沟道310中累积，以提供源极302与漏极306之间的导电路径。该状况可被称为打开FET的沟道。
通过改变电压V源极312和电压V漏极316、以及它们与电压V栅极314的关系，施加于栅极304的打开沟道310的电压量可以变化。例如，电压V源极312通常具有比电压V漏极316的电位高的电位。使电压V源极312与电压V漏极316之间的电压差更大将改变用于打开沟道310的电压V栅极314的量。此外，较大的电压差将改变使荷载流子移动通过沟道310的电动势的量，从而创建通过沟道310的较大电流。
栅极绝缘体320材料可以是二氧化硅，或者可以是电介质或具有与二氧化硅不同的介电常数(k)的其他材料。此外，栅极绝缘体320可以是材料的组合或者不同的材料层。例如，栅极绝缘体320可以是氧化铝、氧化铪、氮氧化铪、氧化锆、或者这些材料的层叠和/或合金。可使用用于栅极绝缘体320的其他材料，而不会脱离本公开的范围。
通过改变用于栅极绝缘体320的材料、以及栅极绝缘体320的厚度(例如，栅极304与沟道310之间的距离)，栅极304上用于打开沟道310的电荷量可以变化。还解说了示出MOSFET器件300的各端子的符号322。对于N沟道MOSFET(使用电子作为沟道310中的荷载流子)，向符号322中的基板308端子施加背离栅极304端子的箭头。对于p型MOSFET(使用空穴作为沟道310中的荷载流子)，向符号322中的基板308端子应用指向栅极304端子的箭头。
栅极304也可由不同的材料制成。在一些设计中，栅极304由多结晶硅(polycrystalline silicon)制成，多结晶硅也被称为多晶硅(polysilicon)或多晶(poly)，其是硅的导电形式。虽然本文中被称为“多晶”或“多晶硅”，但金属、合金或其他导电材料也被构想为用于如本公开的各方面中所描述的栅极304的合适材料。
为了互连至MOSFET器件300，或者为了互连至管芯106中的其他器件(例如，半导体)，使用互连迹线或互连层。这些互连迹线可在第一层210、第二层212和第三层214中的一层或多层中，或者可以在管芯106的其他层中。
半导体产品中的一些互连可以是“单向的”，这是因为给定互连级上的迹线仅在一个方向上行进。例如，一个互连层可具有水平延伸的迹线，而另一互连层可具有垂直延伸的迹线。可使用垂直互连(例如，通孔)来连接互连层，以使得来自互连层的迹线可彼此交叠并且仅在垂直连接点处连接。
当半导体器件被缩放到较小的几何形状时，使用不同类型的缩放以使得互连迹线也被缩放到较小的大小。这种缩放可能造成互连层内的问题，因为互连迹线的电阻与互连迹线的横截面积成反比。随着电阻增加，总体电路的性能可能改变(例如，降级)，这可能干扰电路的正确操作。如此，缩放互连迹线通常导致电路性能与连接底层器件的迹线的密度之间的设计折衷。
设计库可被用于创建总体电路，并且确保总体电路(例如，存储器或处理器)的设计。这些设计库具有预组织的器件群，其可被称为单元，其中每个单元具有指定的功能，诸如存储器栅极、存储器栅极群、电磁脉冲(EMP)保护器件、以及其他器件。
电路设计者将各种数量和类型的单元放置在一起以创建总体电路。取决于单元功能，该单元可具有不同的尺寸。这些尺寸中的一者可被称为单元高度。单元高度可取决于任何数量的变量，包括器件的数量和类型、总体几何形状、和/或单元的功能等等。
图4解说了根据本公开的一方面的垂直结构。在垂直器件400(也被称为垂直结构)的半节点过程迁移中，垂直器件400的x维度402和y维度404几何形状被减小。x维尺寸402和y维尺寸404可被减小至原始值的0.9(或90％)。这些尺寸也可被减小至其他值，或者减小至彼此不同的百分比，而不脱离本公开的范围。这种x维尺寸402和y维尺寸404的减小将管芯106的大小减小约百分之二十(20％)。有利地，这种大小的减小还将管芯106的成本降低类似量。
在平面MOSFET技术中，器件宽度(例如，y维尺寸404)将缩放0.9，而栅极长度(Lg)(例如，x维尺寸402)保持恒定。这使得能够使用相同的器件计算机模型对经半节点缩放的布局准确地建模。器件的计算机模型还对整个电路建模。可采用这些模型以在计算机程序(诸如被称为具有集成电路增强的仿真程序(SPICE)的程序)中对电路行为进行仿真。器件特性被建模并且与实际器件特性进行比较以在原型器件生产和调试之后验证该模型。
然而，关于图4中所示的垂直器件400，当垂直尺寸(例如，z维尺寸406)在半节点过程迁移中被缩放时，SPICE器件模型不再对垂直器件400的行为准确地建模。如此，垂直器件400(例如，FinFET)的半节点缩放导致不同的电路行为，这可导致电路的重新设计。这降低了垂直器件的半节点缩放的合意性，并且可能涉及器件改进直至全节点技术迁移可用之间的较长时间。
半节点缩放的另一优点是对总体电路的光刻处理对于减小大小的器件和特征保持相同。然而，原始设计的各部分可能已受原始光刻的限制。例如，互连迹线宽度在原始设计中可处于四十二(42)纳米节距，其是原始技术节点的限制。将互连迹线节距减小至三十八(38)纳米(或原始节距的90％)在原始光刻工艺中是不可能的，因此半节点缩放可能涉及更复杂的图案化工艺以用于此类设计。
本公开的一个方面在经缩放的鳍宽度/长度(也被称为鳍节距并且被示为x维尺寸402和y维尺寸404)的半节点缩放期间维持垂直结构(例如，鳍)高度(例如，z维尺寸406)。在垂直器件(诸如FinFET)中，缩放鳍高度可涉及不同的SPICE器件模型。鳍高度的缩放还改变了鳍轮廓，并且由此改变了器件行为。在半节点迁移时维持鳍高度还提供了在半节点设计中减小的管芯面积处增大驱动电流强度的机会。
关于已受光刻工艺限制的几何特征，本公开的一个方面在迁移到半节点设计时使用经缩放的波长。本公开的这一方面维持布局设计，并且可以简化创建电路的过程。例如，在一方面，本公开可在对器件进行半节点缩放时使用极端紫外(EUV)波长(例如，λ＝13.5纳米)光源以用于光致抗蚀剂曝光，代替氟化氩(ArF)波长(例如，λ＝193纳米)光源。减小波长提高了光致抗蚀剂层的掩模属性的精度。
此外，EUV光致抗蚀剂曝光可以允许采用多个图案化步骤(例如，自对准双图案化(SADP)、自对准四倍图案化(SAQP))的那些特征减少至图案化步骤的数量。由于经缩放的波长，技术节点可以更简单的图案化工艺(诸如单曝光步骤而非多图案化步骤)缩放，从而使得总体工艺更简单。本公开的此类优点可以改善产出并且降低成本。
本公开的一个方面还可以减小用于经半节点缩放的电路布局中的电路布局的制造步骤或工艺的数量。多个波长可以暴露不同光致抗蚀剂图案，即使在经半节点缩放的器件的集成电路的单层内亦如此。经半节点缩放的器件的减小面积的图案可以驻留在任何层中，包括中部制程层和后端制程层。
图5和6解说了本公开的各个方面中的经半节点缩放的器件的几何形状。图5解说了列出基技术节点504的几何特征502中的若干几何特征的图表500。基技术节点504针对几何特征502的半节点缩放506也被示出。在基技术节点504中，鳍节距大小508和栅极节距(切割多晶节距、或CPP)509分别被示为三十二(32)和六十四(64)纳米。在半节点缩放506中，鳍节距大小510被减小至二十九(29)纳米而栅极节距511被减小至五十八(58)纳米。基技术节点504中用于制造鳍节距大小508和鳍节距大小510以及栅极节距509和栅极节距511的波长和工艺512与半节点缩放506中使用的波长和工艺514相同。
对于几何特征502中的一个几何特征—鳍高度516，基技术节点504中的值518与半节点缩放506中的值520相同。如此，几何特征502中的一些几何特征可被选择性地缩放，而几何特征502中的其他几何特征可在器件的半节点缩放期间不被缩放。
此外，波长和工艺512中的一些可在基技术节点504与半节点缩放506之间改变。例如，对于几何特征502中的一个几何特征—金属至扩散层1(MD1)522，MD1 522的基技术节点504的大小524为六十四(64)纳米。该几何大小使用波长/工艺526来创建，该波长/工艺526采用用于光致抗蚀剂曝光的一百九十三(193)(64)纳米波长源和光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LE^3)工艺。在半节点缩放506中，大小528被减小至五十八(58)纳米，并且波长/工艺530采用用于光致抗蚀剂曝光的极端UV光源和单蚀刻(SE)工艺。本公开采用不同光源来暴露总体电路设计内的不同层。本公开的这一方面还可在半节点缩放506中采用与从其导出半节点缩放506的基技术节点504中不同的工艺。
图6解说了列出基技术节点604的几何特征602中的若干几何特征的图表600。基技术节点604针对几何特征602的半节点缩放606也被示出。在基技术节点604中，鳍节距大小608和栅极节距609分别被示为三十六(36)和六十四(64)纳米。在半节点缩放606中，鳍节距大小610被减小至三十三(33)纳米而栅极节距611被减小至五十八(58)纳米。基技术节点604中用于制造鳍节距大小608和鳍节距大小610以及栅极节距609和栅极节距611的波长和工艺612与半节点缩放606中的波长和工艺614相同。对于几何特征602中的一个几何特征—鳍高度616，基技术节点604中的值618与半节点缩放606中的值620相同。
如在图5的示例中，波长和工艺612中的一些可在基技术节点604与半节点缩放606之间改变。例如，对于几何特征602中的一个几何特征—第一导电层(M1)622，M1 622的基技术节点604的大小624在两个维度(2D)上为四十八(48)纳米。该几何大小使用波长/工艺626来创建，该波长/工艺626采用用于光致抗蚀剂曝光的193纳米波长源和光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LE^3)工艺。几何特征602中减小大小的一些几何特征可以驻留在任何单层、或在多层中。此外，减小大小的几何特征可驻留在中部制程层、后端制程层中的任一层或多层、或这些层的任何组合中。
在半节点缩放606中，大小628被减小至四十四(44)纳米，而波长/工艺630采用用于光致抗蚀剂曝光的极端UV光源和单蚀刻(SE)工艺。
图7是解说根据本公开的一方面的用于设计导电互连的方法700的过程流程图。在框702，减小管芯上的垂直器件的鳍节距和栅极节距。在框704，缩放用于定义电路布局的至少一个减小面积的几何图案的波长。例如，如图5中所示，鳍节距从32减小至29nm，接触多晶节距(CPP)(即，栅极节距)从64减小至58nm，而用于定义层MD1 522的波长从193nm缩放至极端UV(EUV)。
根据本公开的一方面的管芯上的经半节点缩放的电路布局包括具有第一鳍节距和第一栅极节距的多个垂直器件。此类器件可以是例如具有如图5中所示的基技术节点504的特性的那些器件。经半节点缩放的电路布局还包括用于在经半节点缩放的电路布局中的减小面积的几何图案内选择性地传导电流的装置。此类选择性电流装置可以是例如在如图5中所示的半节点缩放506中所描述的器件。在另一方面，前述装置可以是被配置成执行由前述装置叙述的功能的任何模块或任何设备。
图8是示出其中可有利地采用本公开的一方面的示例性无线通信系统800的框图。出于解说目的，图8示出了三个远程单元820、830、和850以及两个基站840。将认识到，无线通信系统可具有远多于此的远程单元和基站。远程单元820、830、和850包括如以上所讨论的那样制造的IC设备825A、825C、和825B。将认识到，其他设备也可包括所公开的器件，诸如基站、交换设备、和网络装备。图8示出了从基站840到远程单元820、830、和850的前向链路信号880，以及从远程单元820、830、和850到基站840的反向链路信号890。
在图8中，远程单元820被示为移动电话，远程单元830被示为便携式计算机，并且远程单元850被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置的数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的其他设备、或者其组合。尽管图8解说了根据本公开的各方面的远程单元，但本公开并不被限定于所解说的这些示例性单元。本公开的各方面可以合适地在包括如以上所描述的那样制造的器件的许多器件中使用。
图9是解说用于半导体组件(诸如以上所描述的那样制造的器件)的电路、布局和逻辑设计的设计工作站的框图。设计工作站900包括硬盘901，该硬盘901包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站900还包括促成对电路910或半导体组件912(诸如根据本公开的一方面的器件)的设计的显示器902。提供存储介质904以用于有形地存储电路910或半导体组件912的设计。电路910或半导体组件912的设计可以文件格式(诸如GDSII或GERBER)存储在存储介质904上。存储介质904可以是CD-ROM、DVD、硬盘、闪存、或者其他合适的设备。此外，设计工作站900包括用于从存储介质904接受输入或者将输出写到存储介质904的驱动装置903。
存储介质904上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质904上提供数据通过减少用于设计半导体晶片的工艺数量来促成电路910或半导体组件912的设计。
对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文所述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器”是指长期、短期、易失性、非易失性类型存储器、或其他存储器，而并不限于特定类型的存储器或存储器数量、或记忆存储在其上的介质的类型。
如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机存取的可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来存储指令或数据结构形式的期望程序代码且能被计算机访问的其他介质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘往往磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。
尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“上方”和“下方”、“顶部”和“底部”、或者“垂直”和“水平”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒，则上方变成下方，顶部变成底部，垂直变成水平，反之亦然。另外，如果是侧面取向的，则上方和下方、顶部和底部、或者垂直和水平可指代基板或电子器件的侧面。
而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。
技术人员将进一步领会，结合本文的公开所描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、框、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文的公开所描述的各种解说性逻辑框、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可被实现为计算设备的组合(例如，DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器)，或者任何其他此类配置。
结合本公开所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM、闪存、ROM、EPROM、EEPROM、寄存器、硬盘、可移动盘、CD-ROM或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合至处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。替换地，处理器和存储介质可作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是可被通用或专用计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来携带或存储指令或数据结构形式的指定程序代码手段且能被通用或专用计算机、或者通用或专用处理器访问的任何其他介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘往往磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。因此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (26)

1.一种用于对包括管芯上的多个垂直器件的电路布局进行半节点缩放的方法，包括：
减小所述管芯上的所述多个垂直器件的鳍节距和栅极节距；以及
缩放用于定义所述电路布局的至少一个减小面积的几何图案的波长。
2.如权利要求1所述的方法，其特征在于，进一步包括维持所述管芯上的所述多个垂直器件的高度。
3.如权利要求1所述的方法，其特征在于，进一步包括减小用于制造经半节点缩放的电路布局中的所述电路布局的工艺的数量。
4.如权利要求1所述的方法，其特征在于，进一步包括使用多个波长来定义所述电路布局的所述至少一个减小面积的几何图案。
5.如权利要求1所述的方法，其特征在于，所述电路布局的所述至少一个减小面积的几何图案被布置在所述电路布局内的单层上。
6.如权利要求1所述的方法，其特征在于，所述电路布局的所述至少一个减小面积的几何图案被布置在中部制程层和后端制程层中的至少一层中。
7.如权利要求1所述的方法，其特征在于，所述电路布局被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。
8.一种管芯上的经半节点缩放的电路布局，包括：
多个垂直器件，其具有第一鳍节距和第一栅极节距；以及
用于在所述经半节点缩放的电路布局中的减小面积的几何图案内选择性地传导电流的装置。
9.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述管芯上的所述多个垂直器件的高度被维持。
10.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述传导装置使用多个波长来制造。
11.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述传导装置被布置在所述经半节点缩放的电路布局内的单层上。
12.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述传导装置被布置在中部制程层和后端制程层中的至少一层中。
13.如权利要求8所述的经半节点缩放的电路布局，其特征在于，所述经半节点缩放的电路布局被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。
14.一种用于制造具有管芯上的多个垂直器件的经半节点缩放的电路布局的计算机程序产品，包括：
其上编码有程序代码的非瞬态计算机可读介质，所述程序代码包括：
用于减小所述管芯上的所述多个垂直器件的鳍节距和栅极节距的程序代码；以及
用于缩放用于定义所述经半节点缩放的电路布局的至少一个减小面积的几何图案的波长的程序代码。
15.如权利要求14所述的计算机程序产品，其特征在于，进一步包括用于维持所述管芯上的所述多个垂直器件的高度的程序代码。
16.如权利要求14所述的计算机程序产品，其特征在于，进一步包括用于减小用于制造所述经半节点缩放的电路布局的工艺的数量的程序代码。
17.如权利要求14所述的计算机程序产品，其特征在于，进一步包括用于使用多个波长来定义所述经半节点缩放的电路布局的所述至少一个减小面积的几何图案的程序代码。
18.如权利要求14所述的计算机程序产品，其特征在于，进一步包括用于将所述经半节点缩放的电路布局的所述至少一个减小面积的几何图案布置在单层上的程序代码。
19.如权利要求14所述的计算机程序产品，其特征在于，进一步包括用于将所述经半节点缩放的电路布局的所述至少一个减小面积的几何图案布置在中部制程层和后端制程层中的至少一层中的程序代码。
20.如权利要求14所述的计算机程序产品，其特征在于，所述经半节点缩放的电路布局被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。
21.一种管芯上的经半节点缩放的电路布局，包括：
多个垂直器件，其具有第一鳍节距和第一栅极节距；以及
所述经半节点缩放的电路布局中的减小面积的几何图案内的至少一个器件。
22.如权利要求21所述的经半节点缩放的电路布局，其特征在于，所述管芯上的所述多个垂直器件的高度被维持。
23.如权利要求21所述的经半节点缩放的电路布局，其特征在于，所述至少一个器件使用多个波长来制造。
24.如权利要求21所述的经半节点缩放的电路布局，其特征在于，所述至少一个器件被布置在所述经半节点缩放的电路布局内的单层上。
25.如权利要求21所述的经半节点缩放的电路布局，其特征在于，所述至少一个器件被布置在中部制程层和后端制程层中的至少一层中。
26.如权利要求21所述的经半节点缩放的电路布局，其特征在于，所述经半节点缩放的电路布局被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。
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