CN103378160B - 与鳍式场效应晶体管技术兼容的器件结构 - Google Patents

与鳍式场效应晶体管技术兼容的器件结构 Download PDF

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Abstract

本发明涉及与鳍式场效应晶体管技术兼容的器件结构。提供了用于鳍式场效应晶体管集成电路技术的器件结构、设计结构和制造方法。构成器件结构的电极的第一鳍和第二鳍中的每一者由第一半导体材料构成。第二鳍被形成为邻近第一鳍，以限定使第一鳍和第二鳍分隔的间隙。由第二半导体材料构成的层位于该间隙中。

Description

与鳍式场效应晶体管技术兼容的器件结构
技术领域
本发明涉及半导体器件制造，更具体地说，涉及用于鳍式场效应晶体管（FinFET）集成电路技术的器件和设计结构以及以FinFET集成电路技术制造器件结构的方法。
背景技术
芯片可能遭受随机静电放电（ESD）事件的影响，这些随机静电事件可将潜在较大的破坏性ESD电流导引到芯片的集成电路。芯片制造商、装配商和使用者通常采取预防措施避免导致ESD事件或减轻ESD事件的影响。一种此类预防措施是将ESD保护电路并入到芯片中。ESD保护电路防止了在后制造处理期间对集成电路的敏感器件的损害。ESD保护电路还用于在将芯片安装到电路板或其他载体上时保护集成电路。
如果未发生ESD事件，ESD保护电路使ESD保护器件保持在高阻抗、非导电状态中，在该状态下，ESD保护器件与受保护的内部电路电隔离。如果发生ESD事件，ESD保护器件被ESD保护电路触发，从其非导电状态变为低阻抗、导电状态。在此导电状态下，ESD保护器件将ESD电流导引到地并远离芯片上的集成电路中的敏感器件。ESD保护电路将ESD保护器件固定在其导电状态，直到ESD电流被排走并且ESD电压被释放到可接受的水平。
FinFET是非平面器件，与平面互补金属氧化物半导体（CMOS）晶体管相比，非平面器件能够更密集地组装在集成电路中。除了增加的组装密度外，FinFET还提供卓越的短沟道可缩放性、减小的阈值电压摆动、与常规平面CMOS晶体管相比更高的迁移率和以更低的电源电压工作的能力。每个FinFET都以半导体材料的窄垂直鳍以及与所述鳍的中央沟道相交的栅电极为特征。栅极介电薄层将栅电极与鳍隔开。重掺杂的源极和漏极区形成于鳍的相反端并且邻接该中央沟道。
对于FinFET集成电路技术，需要改进的器件结构、设计结构和制造方法。
发明内容
根据本发明的一个实施例，一种制造器件结构的方法包括形成第一鳍和第二鳍，所述第一鳍和所述第二鳍中的每一者由第一半导体材料构成。所述第二鳍邻近所述第一鳍以限定使所述第一鳍与所述第二鳍分隔的间隙。所述方法还包括形成这样的层，该层由第二半导体材料构成且位于使所述第一鳍与所述第二鳍分隔的间隙中。所述第一鳍和所述第二鳍是所述器件结构的电极。
根据本发明的另一实施例，一种器件结构包括第一鳍和第二鳍，所述第一鳍和所述第二鳍中的每一者由第一半导体材料构成。所述第二鳍邻近所述第一鳍以限定使所述第一鳍与所述第二鳍分隔的间隙。由第二半导体材料构成的层位于所述间隙中。所述第一鳍和所述第二鳍是所述器件结构的电极。
根据本发明的另一实施例，提供一种由在集成电路的设计、制造或仿真中使用的机器可读的设计结构。所述设计结构包括第一鳍和第二鳍，所述第一鳍和所述第二鳍中的每一者由第一半导体材料构成。所述第二鳍邻近所述第一鳍以限定使所述第一鳍与所述第二鳍分隔的间隙。由第二半导体材料构成的层位于所述间隙中。所述第一鳍和所述第二鳍是器件结构的电极。所述设计结构可以包括网表。所述设计结构还可以驻留在存储介质上，作为用于交换集成电路布图数据的数据格式。所述设计结构可以驻留在可编程门阵列中。
附图说明
被并入本说明书并构成本说明书一部分的附图示例出本发明的各种实施例，这些附图与上面给出的对本发明的概括描述和下面给出的对实施例的详细描述一起用于解释本发明的实施例。
图1是在根据本发明的实施例的从鳍形成器件结构的处理方法的初始制造阶段的衬底的一部分的截面图。
图2A是在继图1之后的制造阶段的衬底的衬底部分的顶视图。
图2B是一般沿图2A中的线2B-2B截取的截面图。
图3A是在后续制造阶段的图2A的衬底部分的顶视图。
图3B是一般沿图3A的线3B-3B截取的截面图。
图4A是根据本发明的备选实施例的器件结构的类似于图3A的顶视图。
图4B是一般沿图4A的线4B-4B截取的截面图。
图5-10是根据本发明的备选实施例构造的器件结构的类似于图4B的截面图。
图11是在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施方式
参考图1并且根据本发明的实施例，绝缘体上半导体（SOI）衬底10包括器件层12、由电绝缘体构成的掩埋绝缘体层14和处理晶片（handlewafer）16。掩埋绝缘体层14可以是由二氧化硅（例如SiO2）构成的掩埋的氧化物层。器件层12通过居间的掩埋绝缘体层14而与处理晶片16分隔，并且沿平面界面与掩埋绝缘体层14的顶表面14a直接接触。器件层12和处理晶片16可以由单晶或单晶体半导体材料（例如单晶硅或另一主要包含硅的晶体半导体材料）构成，并且器件层12的半导体材料可以具有器件质量。器件层12的厚度范围可以为二（2）nm至150nm。掩埋绝缘体层14使处理晶片16与器件层12电绝缘，器件层显著地比处理晶片16薄。可通过任何适当的常规技术制造SOI衬底10，这些常规技术例如为本领域的普通技术人员熟悉的晶片接合技术或注氧隔离（SIMOX）技术。
参考图2A、2B，其中相同的参考标号表示图1中的相同部件，在后续制造阶段，从SOI衬底10的器件层12形成多个鳍18、20、22。每个鳍18、20、22源自器件层12的三维半导体材料块构成。鳍18、20、22位于诸如多晶硅材料的间隔开的平行带26、28之间。鳍18、20、22彼此邻近，但横向分隔开，并且可以彼此平行地排列。在平行排列中，间隙30使鳍18与鳍20分隔，另一间隙32使鳍20与鳍22分隔。
鳍18、20、22可通过光刻法和减式蚀刻工艺形成。为此，例如可以使用促进密集组装的侧壁图像转移（SIT）工艺形成鳍18、20、22。依次在器件层12的顶表面12a上沉积帽盖（cap）材料层和诸如多晶硅的牺牲材料层。牺牲材料层被构图而在器件层12的区域中限定用于形成鳍18、20、22的心轴（mandrel）。然后在心轴侧壁上形成间隔物（spacer）。心轴被排列为使得间隔物形成在鳍18、20、22的目标位置处。间隔物可以由牺牲材料形成，该牺牲材料通过诸如RIE的各向异性蚀刻工艺而成形，该各向异性蚀刻工艺优先从水平面去除介电材料。用于形成间隔物的牺牲材料例如可以包括通过化学气相沉积（CVD）保形沉积的氮化硅（Si3N4）。然后使用蚀刻工艺（例如RIE）相对于间隔物选择性地去除心轴。利用使用一种或多种蚀刻化学成分的诸如RIE的蚀刻工艺对帽盖材料层和器件层12进行构图，同时每个间隔物用作鳍18、20、22中每个鳍的单独蚀刻掩模。蚀刻工艺在掩埋绝缘体层14的顶表面14a上停止。鳍18、20、22中的每个鳍具有与掩埋绝缘体层14的顶表面14a直接接触的底表面。间隔物被保持在鳍18、20、22中每个鳍的顶表面上作为帽盖，但是在备选实施例中，可以从所制造的鳍18、20、22的沟道部分处的相应位置去除间隔物。
可以在每个鳍18、20、22的相反端处形成加宽的（enlarged）区域15、17。尺寸大于鳍18、20、22并且代表完成的器件结构中可选特征的所述加宽的区域15、17可通过沉积半导体材料层并对所沉积的半导体层进行构图而形成。FinFET可使用与鳍18、20、22类似或相同的鳍以及与加宽的区域15、17类似或相同的源极区/漏极区制造。这些FinFET的鳍可从位于SOI衬底10上的其他位置处的部分器件层12形成，并且，很明显，与从鳍18、20、22形成的器件结构位于同一SOI衬底10上。这些FinFET可与本文中公开的处理方法共享至少一个相同制造步骤而形成。
鳍18、20、22被掺杂有杂质以使成分半导体材料具有特定导电类型。在示例性实施例中，鳍20被掺杂为具有与鳍18、22的沟道区相反的导电类型。可通过相应离子注入来提供掺杂，离子注入可倾斜以补偿每个鳍18、20、22的顶表面上的帽盖层24的存在。
在用于形成鳍18、20、22的SIT工艺之后，形成源极/漏极区15、17，然后施加掩模以至少覆盖鳍18、22。在一个实施例中，该掩模可以是通过旋涂、预烘烤、暴露到通过光掩模投射的辐射以产生包括在鳍20的位置处的窗口的图形的潜像、然后使用化学显影剂进行显影而施加的抗蚀剂层。抗蚀剂层提供覆盖鳍18、22的保护性阻挡掩模。在注入期间，掩模通过将注入离子阻止在其厚度内而阻挡掺杂剂进入鳍18、22中，使得仅仅鳍20接收一定浓度的掺杂剂。注入条件（例如，动能和剂量）被选择为使鳍20具有所需的掺杂浓度（例如，重掺杂）。在示例性实施例中，鳍20的成分半导体材料可具有通过注入选自周期表中第V族中的杂质种类（例如，磷（P）、砷（As）或锑（Sb））的离子而提供的n型导电性。完成每种离子注入之后，例如可通过氧等离子体灰化或湿化学剥离去除掩模。
在对鳍20进行掺杂之后，施加另一掩模以至少覆盖鳍20。在一个实施例中，该掩模可以是通过旋涂、预烘烤、暴露到通过光掩模投射的辐射以产生包括在鳍18、22的位置处的窗口的图形的潜像、然后使用化学显影剂进行显影而施加的抗蚀剂层。抗蚀剂层提供覆盖鳍20的保护性阻挡掩模。在注入期间，掩模通过将注入离子阻止在其厚度内而阻挡掺杂剂进入鳍20中，使得仅仅鳍18、22接收一定浓度的掺杂剂。注入条件（例如，动能和剂量）被选择为使鳍18、22具有所需的掺杂浓度（例如，重掺杂）。在示例性实施例中，鳍18、22的成分半导体材料可具有通过注入选自周期表中第III族中的杂质种类（例如，硼（B）、铝（Al）、镓（Ga）或铟（In））的离子而提供的p型导电性。完成每种离子注入之后，例如可通过氧等离子体灰化或湿化学剥离去除掩模。
鳍18、20、22可通过用于形成鳍式场效应晶体管的源极和漏极的CMOS注入而被掺杂，所述鳍式场效应晶体管可使用SOI衬底10的不同区域制造。替代地，鳍18、20、22可通过与CMOS工艺无关的专用注入法进行掺杂。在备选实施例中，注入可以以相反的顺序执行，以便在掺杂鳍20之前掺杂鳍18、22。
如在此使用的那样，被认为进行重掺杂的半导体材料中的掺杂剂浓度可以比被认为进行轻掺杂的半导体材料中的掺杂剂浓度高至少一个数量级。本领域的普通技术人员理解重掺杂的半导体材料和轻掺杂的半导体材料的相对掺杂剂浓度。例如，重掺杂的半导体材料的代表性掺杂剂浓度可以大于或等于1018cm-3，轻掺杂的半导体材料的代表性掺杂剂浓度可以小于或等于1016cm-3。
参考图3A、3B，其中相同的参考标号表示图2A、2B中的相同部件，在后续制造阶段，用外延层34填充代表鳍18、20、22之间的开放空间的间隙30、32。外延层34的一部分36被设置在间隙30中并限定与鳍18和20共用的边界处的相应界面35、37。外延层34的另一部分38被设置在间隙32中并限定与鳍20和22共用的边界处的相应界面39、41。
外延层34被添加到鳍18、20、22，从而限定单个、整块的半导体材料。外延层34的顶表面34a名义上与鳍18、20、22的顶表面共面。外延层34的底表面34b可以直接接触掩埋绝缘体层14的顶表面14a。因此，外延层34的厚度可以等于鳍18、20、22的高度，并且可以名义上等于用于形成鳍18、20、22的器件层12的厚度。部分36桥接间隙30以连接鳍18、20并且可以连续不中断。部分38桥接间隙32以连接鳍20、22并且可以连续不中断。在示例性实施例中，鳍20和外延层34仅表示鳍18与鳍22之间的部件。
外延层34可以由与器件层12相同的半导体材料构成。在一个实施例中，外延层34可由通过外延生长工艺（例如，气相外延（VPE））形成的半导体材料（例如硅）构成。外延生长是这样一种工艺，通过此工艺，可在单晶材料（鳍18、20、22）上沉积或生长单晶材料层（外延层34），且其中单晶材料的结晶结构在外延层34中再生。因此，鳍18、20、22和外延层34可以具有相同的结晶结构。外延层34可在生长期间被原位掺杂以引入一定浓度的杂质或掺杂剂，从而提供与鳍20相反的导电类型和与鳍18、22相同的导电类型。例如，可将诸如磷化氢、砷化氢或乙硼烷的添加源气体引入生长室中。可选的帽盖层24可以阻止在鳍18、20、22顶表面上的外延生长。
通过鳍18、20、22和外延层34限定器件结构40，该器件结构40为具有一对电极或端子的二极管。在一个实施例中，外延层34可由轻掺杂的n型半导体材料构成以限定n阱，鳍18、22可由重掺杂的p型半导体材料构成，并且鳍20可由重掺杂的n型半导体材料构成。该相反掺杂层的设置限定了横向p+/n阱二极管作为器件结构40，其中p-n结形成于鳍18与邻近的外延层34的部分36之间的界面处和/或鳍22与邻近的外延层34的部分38之间的界面处。在另一实施例中，外延层34可以替代地由轻掺杂的p型半导体材料构成以限定p阱，并且器件结构40为横向的、平面的n+/p阱二极管，其中p-n结形成于鳍22与邻近的外延层34的部分36、38之间的界面处。在任一实施例中，鳍20作为器件结构40的一个端子或电极工作，且鳍18、22中的一者或两者作为器件结构40的另一端子或电极工作。
在备选实施例中，外延层34可由轻掺杂的p型半导体材料构成以限定p阱，鳍18、22可由重掺杂的n型半导体材料构成，并且鳍20可由重掺杂的p型半导体材料构成。这种相反掺杂层的设置限定了横向的、平面的n+/p阱二极管作为器件结构40，其中p-n结形成于鳍18与邻近的外延层34的部分36之间的界面处和/或鳍22与邻近的外延层34的部分38之间的界面处。在另一实施例中，外延层34可以替代地由轻掺杂的n型半导体材料构成以限定p阱，并且器件结构40为横向的、平面的p+/n阱二极管，其中p-n结形成于鳍20与外延层34的部分36、38之间的界面处。在任一实施例中，鳍20作为器件结构40的一个端子或电极工作，且鳍18、22中的一者或两者作为器件结构40的另一端子或电极工作。
参考图4A、4B，其中相同的参考标号表示图3A、3B中的相同部件，根据备选实施例，器件结构42可以包括邻近鳍18的附加鳍44，但其它方面类似于器件结构40。鳍18、44的加宽部分是整体的并被鳍18、44的窄部分共用，从而使鳍18、44限定鳍阵列。鳍20、44之间的间隙被外延层34的另一部分占据。鳍18、44可同时使用离子注入法进行掺杂以便由具有相同导电类型的半导体材料构成。
参考图5，其中相同的参考标号表示图3A、3B中的相同部件，根据备选实施例，器件结构46是器件结构40的修改版本，其中鳍20没有通过离子注入法进行掺杂。用于两种注入的抗蚀剂掩模被配置为，使得鳍18和鳍22的成分半导体材料被掺杂为具有相反的导电类型。该掩模作为阻挡掩模作为，以在任一注入期间保护鳍20不被注入有掺杂剂。鳍20可以包括具有本征（intrinsic）导电类型的半导体材料，并且作为单个晶种被操作用于在两个分开的部分36、38中生长外延层34。因此，在鳍18与鳍22之间的鳍20的存在可以允许重掺杂的鳍18、22具有更宽的间隔，并且通过减少鳍18、22之间的接缝的发生来增强外延生长。该鳍还可提供在可能发生的任何扩散之后更好地控制器件结构46中的掺杂剂分布。
器件结构46的鳍18、22和外延层34限定具有一对电极或端子的二极管。在一个实施例中，外延层34可由轻掺杂的n型半导体材料构成以限定n阱，鳍18可由重掺杂的p型半导体材料构成，且鳍22可由重掺杂的n型半导体材料构成。这种相反掺杂层的设置限定横向的p+/n阱二极管作为器件结构46，其中p-n结形成于鳍18与邻近的外延层34的部分36之间的界面处。在另一实施例中，外延层34可以替代地由轻掺杂的p型半导体材料构成以限定p阱，器件结构46为横向的、平面的n+/p阱二极管，其中p-n结形成于鳍22与邻近的外延层34的部分36之间的界面处。在任一实施例中，鳍18作为器件结构46的一个端子或电极工作，并且鳍22作为器件结构44的另一端子或电极工作。
参考图6，其中相同的参考标号表示图5中的相同部件，根据备选实施例，器件结构48是器件结构46的修改版本，其中鳍18、20、22的导电类型未变，但针对此结构形成多个外延层50、52以填充间隙30、32（图2A、2B）。外延层50、52由在生长期间被掺杂为具有相反导电类型的半导体材料构成。如上所述形成外延层50、52以用于外延层34。在形成外延层50之前，施加覆盖间隙32的硬掩模，以便在形成和去除该硬掩模之后，外延层50存在于间隙30中而不存在于间隙32中。类似地，在形成外延层52之前，施加覆盖间隙32中的外延层50的部分和鳍18、20的硬掩模，以便在形成和去除该硬掩模之后，外延层52存在于间隙30中而不存在于间隙32中。外延层50、52的部分还在鳍18、22的外侧外围地形成在掩埋绝缘体层14上。帽盖24可以阻止在鳍18、20、22的顶表面上的外延生长。
外延层50的位于鳍18、20之间的间隙30中的部分51在与鳍18和20共用的相应边界处参与相应的界面35、37。外延层52的位于鳍20、22之间的间隙32中的部分53在与鳍20和22共用的相应边界处参与相应的界面39、41。外延层50、52被附加到鳍18、20、22，从而限定单个、整块的半导体材料。
器件结构48具有可控硅整流器（SCR）的层和结设置特性。界面35限定p-n结，且界面41限定另一p-n结。另一p-n结由鳍20和外延层50、52的邻近鳍20的部分共同限定。后续热处理期间的掺杂剂扩散或专用的热退火可以形成p-n结，该p-n结可位于界面37、39之间的鳍20的内部。鳍18、22限定器件结构48的两个电极或端子。具体而言，鳍18可以代表器件结构48的阴极，鳍22可以代表器件结构48的阳极。
参考图7，其中相同的参考标号表示图6中的相同部件，根据备选实施例，器件结构54是器件结构48的修改版本，其中将鳍56、58添加到器件结构48的结构。在形成鳍18、20、22时形成鳍56、58。类似地，通过与用于掺杂鳍18、20、22的工艺相同的工艺掺杂鳍56、58。鳍56具有与邻近的鳍18相反的导电类型，并在形成外延层50之后，与鳍18一同位于外延层50内。鳍56提供与外延层50的体接触（bodycontact）。鳍58鳍具有与邻近的鳍22相反的导电类型，并在形成外延层52之后，与鳍22一同位于外延层52内。鳍58提供与外延层52的体接触。
参考图8，其中相同的参考标号表示图3A、3B中的相同部件，根据备选实施例，器件结构60是器件结构40的修改版本，其中鳍22具有与鳍18、20相反的导电类型。离子注入和用于离子注入的抗蚀剂掩模被调整为，使得鳍22的成分半导体材料被掺杂为具有与鳍18、20相反的导电类型。
在一个实施例中，外延层34可由轻掺杂的p型半导体材料构成以限定p阱，鳍18、20可由重掺杂的n型半导体材料构成，并且鳍22可由重掺杂的p型半导体材料构成。这种相反掺杂层的设置限定横向的、平面的NPN双极结型晶体管作为器件结构60，其中鳍18、20和外延层34的部分36限定器件层，且鳍22用作阱接触。鳍18、20限定NPN双极结型晶体管的发射极和集电极，并且外延层34的位于鳍18、20之间的部分36限定NPN双极结型晶体管的基极。n型集电极（鳍20）与p型基极（外延层34的部分38）之间的p-n结是集电极-基极结，其具有作为阳极的基极和作为阴极的集电极。n型发射极（鳍18）与p型基极（外延层34的部分36）之间的p-n结是发射极-基极结，其具有作为阳极的基极和作为阴极的发射极。
在另一实施例中，外延层34可由轻掺杂的n型半导体材料构成以限定p阱，鳍18、20可由重掺杂的p型半导体材料构成，并且鳍22可由重掺杂的n型半导体材料构成。这种相反掺杂层的设置限定横向的、平面的PNP双极结作为器件结构60。
在这两个实施例中，鳍18作为器件结构60的一个端子或电极工作，并且鳍20作为器件结构60的另一端子或电极工作。
参考图9，其中相同的参考标号表示图3B中的相同部件，根据备选实施例，器件结构62包括类似于鳍18、20、22的多个鳍64、66、68，但是已被修改为使用体衬底70（而非SOI衬底10）制造。鳍64、66、68通过使用光刻和蚀刻对体衬底70的表面层进行构图来形成。形成介电层72，该介电层72为鳍64、66、68提供电隔离。介电层72由可以使用CVD沉积的电绝缘介电材料（例如SiO2）构成。在例如使用化学机械抛光（CMP）工艺对鳍64、66、68的具有帽盖的顶表面进行平面化之后，可使用定时蚀刻相对于鳍64、66、68使介电层72凹陷。然后如上所述生长外延层34以形成部分36、38，其中部分36限定与鳍64和66的相应界面35、37，并且部分38限定与鳍64和68的相应界面39、41。器件结构62的鳍64、66、68可根据上面针对器件结构42、46、48、54、60、62描述的方式进行配置。
器件结构40、42、46、48、54、60、62可用作被配置为释放来自静电放电（ESD）脉冲的电流的ESD保护电路中的保护元件，或者替代地，这些器件结构可用于不涉及ESD保护的不同类型的电路。
参考图10，其中相同的参考标号表示图3B中的相同部件，根据备选实施例，器件结构74包括被掺杂为具有相同导电类型的鳍18、20，但可以从此结构中省略鳍22。外延层34在生长期间被原位掺杂以包括具有与鳍18、20的重掺杂的半导体材料相同的导电类型的轻掺杂的半导体材料。在此结构中，器件结构74是电阻器，其具有由外延层34的组成、外延层34的厚度、以及外延层34的位于鳍18、20之间的部分36的平面几何形状等变量的选择确定的电阻值。鳍18作为器件结构74的一个端子或电极工作，并且鳍20作为器件结构74的另一端子或电极工作。
用于形成器件结构40、42、46、54、60的外延层34以及用于形成器件结构48、62的外延层50、52可被调整为使得每个器件在掩埋绝缘体层14的顶表面14a上具有限定的占用面积（footprint）。
图11示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程100的方块图。设计流程100包括用于处理设计结构或器件以产生上述以及图4A、B和图5-10中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程100处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。
设计流程100可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程100可能不同于用于设计标准组件的设计流程100，或不同于用于将设计实例化到可编程阵列（例如由Inc.或Inc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程100。
图11示出了多个此类设计结构，其中包括优选地由设计过程104处理的输入设计结构102。设计结构102可以是由设计过程104生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构102还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程104处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构102。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构102可以由设计过程104内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图4A、B和图5-10中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构102可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。
设计过程104优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图4A、B和图5-10中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构102）的网表106。网表106例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表106可以使用迭代过程合成，其中网表106被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表106可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程104可以包括用于处理包括网表106在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件108内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范110、特征数据112、检验数据114、设计规则116和测试数据文件118，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程104还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程104中使用的可能机械设计工具和应用的范围。设计过程104还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作的标准电路设计过程的模块。
设计过程104采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构102连同示出的部分或全部支持数据结构，从而生成第二设计结构120。设计结构120以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、ParasolidXT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构102，设计结构120优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图4A、B和图5-10中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构120可以包括在功能上仿真图4A、B和图5-10中示出的器件的编译后的可执行HDL仿真模型。
设计结构120还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构120可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图4A、B和图5-10中示出的器件或结构所需的任何其他数据。设计结构120然后可以继续到阶段122，例如，在阶段122，设计结构120：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（maskhouse）、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
将理解，当某要素被描述为“连接”或“耦合”到另一要素或者与另一要素“连接”或“耦合”时，它可以直接连接或耦合到另一要素，或者替代地可以存在一个或多个居间的要素。与之相反，当某要素被描述为“直接连接”或“直接耦合”到另一要素时，没有居间的要素。当某要素被描述为“间接连接”或“间接耦合”到另一要素时，存在至少一个居间的要素。
出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择。是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他技术人员能够理解在此公开的各实施例。

Claims (24)

1.一种制造器件结构的方法，所述方法包括：
形成第一鳍；
形成邻近所述第一鳍的第二鳍，以限定使所述第一鳍与所述第二鳍分隔的间隙；以及
在所述第一鳍与所述第二鳍之间的所述间隙中形成第一层，
其中所述第一鳍和所述第二鳍由第一半导体材料构成，所述第一层由第二半导体材料构成，并且所述第一鳍和所述第二鳍中的每一者是所述器件结构的电极；
所述方法还包括：
将所述第一鳍的所述第一半导体材料掺杂为具有第一导电类型；以及
将所述第二鳍的所述第一半导体材料掺杂为具有与所述第一导电类型相反的第二导电类型。
2.根据权利要求1的方法，还包括：
在形成所述第一层之前，形成第三鳍，所述第三鳍由所述第一半导体材料构成并位于所述第一鳍与所述第二鳍之间的所述间隙中，
其中所述第三鳍的所述第一半导体材料具有本征导电性，并且所述第三鳍将所述第一层分成所述第二半导体材料的第一和第二部分。
3.根据权利要求1的方法，还包括：
在形成期间掺杂所述第一层的所述第二半导体材料以具有所述第一导电类型；
在所述第一鳍与所述第二鳍之间的所述间隙中形成由所述第二半导体材料构成的第二层；以及
在形成期间掺杂所述第二层的所述第二半导体材料以具有所述第二导电类型，
其中所述第一和第二层被并置在所述间隙中以限定第一p-n结，所述第一鳍具有与所述第二层的界面以限定第二p-n结，并且所述第二鳍具有与所述第一层的界面以限定第三p-n结。
4.一种制造器件结构的方法，所述方法包括：
形成第一鳍；
形成邻近所述第一鳍的第二鳍，以限定使所述第一鳍与所述第二鳍分隔的间隙；以及
在所述第一鳍与所述第二鳍之间的所述间隙中形成第一层，
其中所述第一鳍和所述第二鳍由第一半导体材料构成，所述第一层由第二半导体材料构成，并且所述第一鳍和所述第二鳍中的每一者是所述器件结构的电极；
所述方法还包括：
将所述第一鳍的所述第一半导体材料和所述第二鳍的所述第一半导体材料掺杂为具有第一导电类型。
5.根据权利要求4的方法，其中在所述第一鳍与所述第二鳍之间的所述间隙中形成由所述第二半导体材料构成的所述第一层还包括：
使用所述第一鳍和所述第二鳍作为晶种外延生长所述第二半导体材料，以便所述第一层具有与所述第一鳍的界面，且所述第一层具有与所述第二鳍的第二界面。
6.根据权利要求5的方法，还包括：
在外延生长期间掺杂所述第一层的所述第二半导体材料以具有所述第一导电类型，
其中与所述第一鳍和所述第二鳍的所述第一半导体材料相比，所述第一层的所述第二半导体材料被更轻掺杂。
7.根据权利要求5的方法，还包括：
在生长期间掺杂所述第一层的所述第二半导体材料以具有与所述第一导电类型相反的第二导电类型。
8.根据权利要求1的方法，还包括：
形成与所述第一鳍物理耦合的第三鳍，以限定鳍阵列。
9.根据权利要求1的方法，其中所述第一鳍和所述第二鳍由绝缘体上半导体衬底的器件层形成，并且所述第一层、所述第一鳍以及所述第二鳍中的每一者直接接触所述绝缘体上半导体衬底的掩埋绝缘体层的顶表面。
10.根据权利要求1的方法，其中在所述第一鳍与所述第二鳍之间的所述间隙中形成由所述第二半导体材料构成的所述第一层还包括：
在形成所述第一鳍和所述第二鳍之后，使用所述第一鳍和所述第二鳍作为晶种外延生长所述第一层，
其中所述第一层连接所述第一鳍与所述第二鳍。
11.根据权利要求1的方法，还包括：
在形成所述第一鳍和所述第二鳍之后，形成使所述第一鳍与所述第二鳍分隔的介电层以提供电隔离。
12.一种器件结构，包括：
由第一半导体材料构成的第一鳍；
由所述第一半导体材料构成的第二鳍，所述第二鳍邻近所述第一鳍，以限定使所述第一鳍与所述第二鳍分隔的间隙；以及
由第二半导体材料构成的第一层，所述第一层位于所述第一鳍与所述第二鳍之间的所述间隙中，
其中所述第一鳍和所述第二鳍中的每一者是所述器件结构的电极；
其中所述第一鳍的所述第一半导体材料具有第一导电类型，并且所述第二鳍的所述第一半导体材料具有与所述第一导电类型相反的第二导电类型。
13.根据权利要求12的器件结构，还包括：
位于所述第一鳍与所述第二鳍之间的所述间隙中的第三鳍，所述第三鳍由具有本征导电性的所述第一半导体材料构成，并且所述第三鳍将所述第一层分成所述第二半导体材料的第一和第二部分。
14.根据权利要求12的器件结构，其中所述第一层的所述第二半导体材料具有所述第一导电类型，并且还包括：
由所述第二半导体材料构成且位于所述第一鳍与所述第二鳍之间的所述间隙中的第二层，所述第二层的所述第二半导体材料具有所述第二导电类型，
其中所述第一和第二层被并置在所述间隙中以限定第一p-n结，所述第一鳍具有与所述第二层的界面以限定第二p-n结，并且所述第二鳍具有与所述第一层的界面以限定第三p-n结。
15.一种器件结构，包括：
由第一半导体材料构成的第一鳍；
由所述第一半导体材料构成的第二鳍，所述第二鳍邻近所述第一鳍，以限定使所述第一鳍与所述第二鳍分隔的间隙；以及
由第二半导体材料构成的第一层，所述第一层位于所述第一鳍与所述第二鳍之间的所述间隙中，
其中所述第一鳍和所述第二鳍中的每一者是所述器件结构的电极；
其中所述第一鳍的所述第一半导体材料和所述第二鳍的所述第一半导体材料具有第一导电类型，并且所述第一层与所述第一鳍和所述第二鳍具有外延关系。
16.根据权利要求15的器件结构，其中所述第一层的所述第二半导体材料具有所述第一导电类型，并且与所述第一鳍和所述第二鳍的所述第一半导体材料相比，所述第一层的所述第二半导体材料被更轻掺杂。
17.根据权利要求15的器件结构，其中所述第一层的所述第二半导体材料具有与所述第一导电类型相反的第二导电类型。
18.根据权利要求12的器件结构，还包括：
第三鳍，其与所述第一鳍物理耦合以限定鳍阵列。
19.根据权利要求12的器件结构，其中所述第一鳍和所述第二鳍由绝缘体上半导体衬底的器件层形成，并且所述第一层、所述第一鳍以及所述第二鳍直接接触所述绝缘体上半导体衬底的掩埋绝缘体层的顶表面。
20.根据权利要求12的器件结构，其中所述第一鳍和所述第二鳍由体衬底形成，并且还包括：
跨过所述第一鳍与所述第二鳍之间的所述间隙延伸的介电层，所述介电层位于所述第一层与所述体衬底之间，
其中所述第一鳍和所述第二鳍中的每一者贯穿所述介电层。
21.一种由在集成电路的设计、制造或仿真中使用的机器可读的设计结构，所述设计结构包括：
由第一半导体材料构成的第一鳍；
由所述第一半导体材料构成的第二鳍，所述第二鳍邻近所述第一鳍，以限定使所述第一鳍与所述第二鳍分隔的间隙；以及
由第二半导体材料构成的层，所述层位于所述第一鳍与所述第二鳍之间的所述间隙中，
其中所述第一鳍和所述第二鳍中的每一者是器件结构的电极；
其中所述第一鳍的所述第一半导体材料具有第一导电类型，并且所述第二鳍的所述第一半导体材料具有与所述第一导电类型相反的第二导电类型或者具有所述第一导电类型。
22.根据权利要求21的设计结构，其中所述设计结构包括网表。
23.根据权利要求21的设计结构，其中所述设计结构驻留在存储介质上作为用于交换集成电路的布图数据的数据格式。
24.根据权利要求21的设计结构，其中所述设计结构驻留在可编程门阵列中。
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