CN103339630B - 具有非对称结构的绝缘体上半导体器件 - Google Patents

具有非对称结构的绝缘体上半导体器件 Download PDF

Info

Publication number
CN103339630B
CN103339630B CN201280006066.0A CN201280006066A CN103339630B CN 103339630 B CN103339630 B CN 103339630B CN 201280006066 A CN201280006066 A CN 201280006066A CN 103339630 B CN103339630 B CN 103339630B
Authority
CN
China
Prior art keywords
dielectric regions
area
negative electrode
width
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201280006066.0A
Other languages
English (en)
Other versions
CN103339630A (zh
Inventor
M·J·阿布-卡利尔
R·J·小高蒂尔
T·C·李
李军俊
M·苏维克
C·S·帕特南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN103339630A publication Critical patent/CN103339630A/zh
Application granted granted Critical
Publication of CN103339630B publication Critical patent/CN103339630B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/323—Translation or migration, e.g. logic to logic, hardware description language [HDL] translation or netlist translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H01L29/66393—Lateral or planar thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7436—Lateral thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)

Abstract

SOI工艺的具有减小的结面积的器件结构、制造所述器件结构的方法，以及横向二极管（56）的设计结构。所述器件结构包括一个或多个介电区域（20a、20b、20c），例如STI区域，其位于器件区域（18）中并与阳极（40、42）和阴极（28、30、48a、48b、49a、49b、50a、50b）之间的p‑n结（52、54）相交。可以使用浅沟槽隔离技术形成的所述介电区域用于针对与p‑n结横向间隔的位置处的所述阴极和所述阳极的宽度范围减小p‑n结的宽度。该宽度差异和该介电区域的存在将产生非对称二极管结构。最小化所述介电区域占用的所述器件区域的体积以便保持所述阴极和阳极的体积。

Description

具有非对称结构的绝缘体上半导体器件
技术领域
本发明一般地涉及半导体器件制造，更具体地说，涉及在绝缘体上硅(SOI)衬底的有源层中形成的器件结构、制造SOI器件结构的方法，以及包括SOI器件结构的集成电路的设计结构。
背景技术
为了保持与不断增加的计算机处理能力需求的竞争力，半导体器件必须不断地能够以更低的功率消耗处理更高频率的信号。为了提高这些性能，设计人员缩小器件尺寸、推动可用半导体制造技术的最小特征尺寸限制。开发绝缘体上硅(SOI)技术以便允许持续减小器件尺寸，超出标准CMOS所能达到的水平。一般而言，SOI晶片包括由薄SOI半导体材料(例如，硅)形成的顶层、体衬底(例如，体硅衬底或体硅衬底上的硅外延层)以及掩埋绝缘体层，例如掩埋氧化物或BOX层，其将SOI层与体衬底进行物理分隔和电绝缘。SOI提供的改善的绝缘和更薄的有源半导体区域允许以更小尺寸形成器件，从而导致优于标准体半导体CMOS晶体管的某些性能改善，包括在保持相同性能的情况下更高切换速度和降低的功率消耗。
半导体芯片通常易于暴露到静电放电(ESD)事件，其潜在地在集成电路中产生大且具有破坏性的电流。随着半导体器件尺寸的缩小，它们变得更易受ESD事件产生的损害的影响。为了防止ESD损害，集成电路制造商必须采取预防措施以便抑制ESD，可以在输入和输出引脚上包括抑制器件。有效的ESD抑制器件必须能够引导大量ESD电流安全远离敏感器件而不会产生持续损害，能够避免损伤被保护电路的性能，还必须避免显著增加输入或输出引脚的容性负载。
需要采用优化器件度量(例如故障电流、结电容和导通电阻)的设计的改善的器件结构，并且需要制造这些改善的器件结构的方法和用于集成电路(其包括该改善的器件结构并使用SOI衬底制造)的设计结构。
发明内容
在本发明的一个实施例中，提供一种用于在绝缘体上半导体(SOI)衬底的半导体层中制造器件结构的方法。所述方法包括在所述半导体层中形成包括第一导电类型和第一宽度的第一区域的阴极，并在所述半导体层中形成包括第二导电类型的第一区域的阳极。所述阳极相对于所述阴极设置，以便所述阳极的所述第一区域与所述阴极的所述第一区域沿着p-n结共同延伸。所述p-n结具有沿着与所述第一宽度平行的方向测量的第二宽度。所述p-n结的所述第二宽度短于在与所述p-n结横向间隔的位置处测量的所述第一区域的所述第一宽度。
在本发明的一个实施例中，提供一种在绝缘体上半导体(SOI)衬底的半导体层中制造的器件结构。所述器件结构包括阴极，所述阴极在所述半导体层中包括掺杂为具有第一导电类型和第一宽度的所述半导体层的第一区域。所述器件结构进一步包括阳极，所述阳极在所述半导体层中包括第二导电类型的第一区域。所述阳极相对于所述阴极设置，以便所述阳极的所述第一区域与所述阴极的所述第一区域沿着p-n结共同延伸。所述p-n结具有沿着与所述第一宽度平行的方向测量的第二宽度。所述p-n结的所述第二宽度短于在与所述p-n结横向间隔的位置处测量的所述第一区域的所述第一宽度。
在另一个实施例中，在机器可读数据存储介质上对硬件描述语言(HDL)设计结构进行编码。所述HDL设计结构包括元件，当在计算机辅助设计系统中处理时，所述元件生成在绝缘体上半导体(SOI)衬底的半导体层中制造的器件结构的机器可执行表示。所述HDL设计结构包括阴极，所述阴极在所述半导体层中包括掺杂为具有第一导电类型和第一宽度的所述半导体层的第一区域。所述HDL设计结构进一步包括阳极，所述阳极在所述半导体层中包括第二导电类型的第一区域。所述阳极相对于所述阴极设置，以便所述阳极的所述第一区域与所述阴极的所述第一区域沿着p-n结共同延伸。所述p-n结具有沿着与所述第一宽度平行的方向测量的第二宽度。所述p-n结的所述第二宽度短于在与所述p-n结横向间隔的位置处测量的所述第一区域的所述第一宽度。所述HDL设计结构可以包括网表。所述HDL设计结构也可以作为用于集成电路的布局数据交换的数据格式而驻留在存储介质上。所述HDL设计结构可以驻留在可编程门阵列中。
附图说明
结合在本说明书中并构成本说明书的一部分的附图示出了本发明的各种实施例，并与上面给出的对本发明的一般描述和下面给出的对实施例的详细描述一起用来解释本发明的实施例。
图1是根据本发明实施例的处理方法的初始制造阶段的衬底的一部分的示意顶视图。
图1A是通常沿着图1的线1A-1A获得的截面图。
图2和2A是处理方法的后续制造阶段的分别类似于图1和1A的顶视图和截面图。
图2B是通常沿着图2的线2B-2B获得的截面图。
图3A和3B是处理方法的后续制造阶段的分别类似于图2A和2B的截面图。
图4A和4B是处理方法的后续制造阶段的分别类似于图3A和3B的截面图。
图5是处理方法在图4A、4B之后的制造阶段的衬底部分的示意顶视图。
图5A是通常沿着图5的线5A-5A获得的截面图。
图5B是通常沿着图5的线5B-5B获得的截面图。
图5C是通常沿着图5的线5C-5C获得的截面图。
图5D是通常沿着图5的线5D-5D获得的横截面图。
图6是根据本发明备选实施例的衬底的一部分的示意顶视图。
图6A是通常沿着图6的线6A-6A获得的横截面图。
图7是根据本发明备选实施例的衬底的一部分的示意顶视图。
图7A是通常沿着图7的线7A-7A获得的截面图。
图7B是通常沿着图7的线7B-7B获得的横截面图。
图8是根据本发明备选实施例的衬底的一部分的示意顶视图。
图8A是通常沿着图8的线8A-8A获得的截面图。
图8B是通常沿着图8的线8B-8B获得的截面图。
图9是用于半导体设计、制造和/或测试的设计过程的流程图。
具体实施方式
本发明的实施例一般地为绝缘体上半导体(SOI)晶片上的场效应晶体管提供使用标准CMOS制造步骤形成的水平二极管结构。采取浅沟槽隔离(STI)区域的代表形式的绝缘区域用于横向隔离二极管以及沿着二极管p-n结的希望的位置设置有源半导体层的各部分。绝缘区域改变了二极管p-n结的形状和区域，并且允许二极管p-n结、阳极和阴极的各个区域相互独立地进行调整。栅极叠层(可以包括多晶硅层)可以充当阳极/阴极注入的自对准掩模以及阻止在p-n结上形成硅化物，从而防止器件的阳极区域与阴极区域之间出现短路。备选地，可使用电介质形成自对准掩模以及防止跨p-n结形成硅化物。接触使用硅化工艺在阴极和阳极上形成。二极管可以使用前段工艺(FEOL)和后段工艺(BEOL)互连层与芯片上需要ESD保护的输入/输出(I/O)衬垫和受保护的集成电路进行电耦合。
现在参考图1和1A，绝缘体上半导体(SOI)衬底10包括处理晶片12、器件或SOI层14以及由绝缘材料形成的掩埋介电层16。掩埋介电层16可以是包含二氧化硅(例如，SiO2)的掩埋氧化物层。SOI层14与处理晶片12通过中间掩埋介电层16分离。SOI层14由单晶半导体材料构成，例如单晶硅或其他主要含硅的材料。SOI层14的单晶半导体材料可以包含限定的缺陷密度并且仍被视为单晶体。处理晶片12也可以由单晶体或单晶半导体材料构成，例如硅或其他类型的材料。掩埋介电层16将处理晶片12与SOI层14进行电绝缘，SOI层14比处理晶片12薄得多，并且沿着平坦界面与掩埋介电层16的顶表面15直接接触。SOI衬底10可以使用任何适当的传统技术制造，例如本领域的普通技术人员熟悉的晶片接合技术或注氧隔离(SIMOX)技术。
SOI层14的厚度被测量为从SOI层14的顶表面13到掩埋介电层16的顶表面15。在各种特定实施例中，SOI层14的厚度可以从约20纳米(nm)到约200nm。在极薄绝缘体上半导体(ETSOI)技术中，SOI层14的代表厚度可以是20nm或更小，并且掩埋介电层16的代表厚度可以是50nm或更小。
横向隔离结构17和一个或多个介电区域20a、20b、20c通过传统工艺在SOI层14中限定。在一个实施例中，横向隔离结构17和介电区域20a、20b、20c通过依赖于传统光刻和蚀刻工艺的浅沟槽隔离(STI)工艺形成。STI工艺可以包括在SOI层14的顶表面上形成构图的硬掩模(未示出)，然后借助反应离子蚀刻(RIE)，穿过SOI层14蚀刻到掩埋介电层16的深度形成沟槽和过孔。然后使用蚀刻工艺将硬掩模从SOI层14去除。使用介电材料的均厚(blanket)层的部分填充所述沟槽和过孔。构成横向隔离结构17和介电区域20a、20b、20c的介电材料可以是氧化物，例如通过热化学气相沉积(CVD)沉积的致密正硅酸乙酯(TEOS)或在等离子体的帮助下沉积的高密度等离子体(HDP)氧化物。采用诸如化学机械抛光(CMP)之类的抛光工艺从顶表面13去除多余的介电材料。在平坦化之后，位于沟槽中的残余介电材料确定横向隔离结构17，并且位于过孔中的残余介电材料确定介电区域20a、20b、20c。
横向隔离结构17和介电区域20a、20b、20c从SOI层14的顶表面13延伸到掩埋介电层16的顶表面15。横向隔离结构17界定和限定SOI层14的器件区域18(图1)，该结构通过附加的隔离结构(未示出)与SOI层14中限定的邻近器件区域(未示出)电隔离。每个介电区域20a、20b、20c都具有侧边缘缘58、60。
SOI层14的器件区域18具有基础掺杂浓度。掺杂工艺可以包括在SOI层14上形成构图的离子注入掩模(未示出)以及将离子注入器件区域18，如单箭头22所示。离子注入掩模在注入期间控制到器件区域18中的掺杂剂引入。离子注入掩模可以是抗蚀剂层，其具有与器件区域18对准的窗口以允许注入所需掺杂剂的离子22。该窗口可以使用光刻构图和蚀刻工艺在屏蔽氧化物层中形成。
离子22被使用选择的注入条件(例如，动能和剂量)注入整个器件区域18并且可以包括多个注入条件。可通过注入诸如磷(P)、砷(As)、锑(Sb)之类的掺杂剂或其它适当的n型掺杂剂的离子22，为器件区域18提供n型基础掺杂，也可以通过注入诸如硼(B)、铝(Al)、镓(Ga)之类的掺杂剂或其它任何适当的p型掺杂剂的离子22，为器件区域18提供p型基础掺杂。完成离子注入之后，去除掩模层。在代表实施例中，基础掺杂被选择为使器件区域18包含n型半导体材料。将掺杂剂引入器件区域18通过增加导电性而改变了组成半导体材料的电特性。
在代表实施例中，器件区域18的基础掺杂在形成横向隔离结构17和介电区域20a、20b、20c之后执行。但是，在备选实施例中，横向隔离结构17和介电区域20a、20b、20c可以在器件区域18经历基础掺杂过程之前形成。器件区域18的基础掺杂可以通过在SOI衬底10上的其它位置上的场效应晶体管的CMOS或BiCMOS处理期间执行的沟道掺杂操作而引入。为获取n型器件区域18，器件区域18可以在PFET沟道离子注入期间未被掩蔽。以类似的方式，如果在形成NFET栅沟道期间不进行掩蔽，则器件区域18可以掺杂有p型掺杂剂。
现在参考图2、2A、2B，其中相同的参考标号指示图1、1A中的相同部件，并且在后续制造阶段，在SOI层14的器件区域18的各个部分上形成掩模结构24、26。掩模结构24、26具有条带的代表性形式，其在第一横向方向上平行对准，在与第一横向方向正交的第二横向方向上间隔设置。在间隔设置中，掩模结构24通过间隙G与掩模结构26分隔。掩模结构24、26部分地与介电区域20a、20b、20c以及器件区域18的下方条带重叠。
在一个实施例中，掩模结构24可以在制造CMOS栅极结构期间，通过CMOS或BiCMOS处理步骤形成。具体而言，掩模结构24可以由CMOS栅极叠层的一部分形成，例如带有侧壁间隔物的多晶硅。掩模结构26可以与CMOS栅极结构同时限定，在中，例如使用低压化学气相沉积(LPCVD)或物理气相沉积(PVD)进行沉积多晶硅并使用光刻和蚀刻(例如RIE)构图多晶硅。绝缘间隔物(未示出)例如可选择地在多晶硅条带的侧壁上形成。
在本发明的备选实施例中，掩模结构24可以由介电材料构成，例如SiO2或氮化硅(Si3N4)。例如，构成掩模结构24的介电材料可以使用现有的CMOS或BiCMOS处理步骤(例如沉积和构图厚氧化物的处理步骤)形成。备选地，构成掩模结构24的介电材料可以通过独立于CMOS或BiCMOS处理地沉积和构图介电材料而形成。
现在参考图3A、3B，其中相同的参考标号指示图2A-2C中的相同部件，并且在后续制造阶段，在SOI层14的器件区域18中形成与基础掺杂的导电类型相同的掺杂区域28、30。离子注入掩模32被施加并构图为具有暴露器件区域18的相对横向边缘处的条带的窗口34。离子注入掩模32与掩模结构24、26重叠以覆盖掩模结构24、26之间的间隙G。离子注入掩模32可以由以传统方式施加并被执行光刻构图的抗蚀剂层形成。如单箭头36所示，离子被注入SOI层14以形成掺杂区域28、30。通过选择离子注入掩模32的厚度和停止能力，提供窗口34的外部离子36的所需停止。
掩模结构24、26在注入期间自对准掺杂区域28、30的内边缘29、31并帮助限定掺杂区域28、30的边界。掺杂区域28、30包括由器件区域18与横向隔离结构17的边界处的周边确定的外边缘。掺杂区域28、30在深度上延伸到SOI层14与掩埋介电层16的平坦界面。注入离子36之后，例如通过氧等离子体灰化或溶剂剥离从SOI层14的顶表面去除离子注入掩模32。
通过选择离子36的掺杂剂种(species)，用与器件区域18的基础掺杂相同的导电类型来掺杂区域28、30，但是掺杂剂的浓度更高。可使用多个注入形成掺杂区域28、30，并且可以最终执行退火处理(例如快速热退火)以对注入的杂质种进行电激活并减轻注入损伤。将掺杂剂引入器件区域18而形成掺杂区域28、30可以改变组成半导体材料的电特性，并且由于重掺杂，与基础掺杂相比，将组成半导体材料的导电性增加一个量级(例如，减小电阻率)。
现在参考图4A、4B，其中相同的参考标号指示图3A、3B中的相同部件，并且在后续制造阶段，在SOI层14的器件区域18中居中形成掺杂区40。施加掩模44，该掩模44与掩模结构24、26重叠并被构图为具有暴露掩模结构24、26之间的间隙G的窗口45。离子注入掩模44可以由以传统方式施加并光刻构图的抗蚀剂层形成。如单箭头46所示，离子被注入SOI层14以形成掺杂区域40、42。通过选择离子注入掩模44的厚度和停止能力，停止离子46，从而阻止离子46达到窗口45外部的SOI层14。
掺杂区域40、42在深度上从SOI层14的顶表面13延伸到SOI层14与掩埋介电层16的顶表面15的平坦界面。掺杂区域40、42由被掺杂为具有与掺杂区域28、30以及器件区域18的基础掺杂相反的导电类型的器件区域18中的SOI层14的半导体材料构成。通过选择离子46的掺杂剂种，为掺杂区域40、42掺杂适当的导电类型。可使用多个注入形成掺杂区域40、42，并且可以最终执行诸如热退火或快速热退火之类的激活步骤。将掺杂剂引入器件区域18形成掺杂区域40、42改变了组成半导体材料的电特性，与基础掺杂相比，更改了掺杂区域40、42的导电类型，并且由于重掺杂，与基础掺杂相比，将组成半导体材料的导电性至少增加一个量级(例如，减小电阻率)。
在代表实施例中，掺杂区域40、42可以由重掺杂p型(p+)半导体材料构成，并且掺杂区域28、30可以由重掺杂n型(n+)半导体材料构成。具体而言，掺杂区域40、42可通过注入诸如B、Al或Ga之类的p型掺杂剂的离子46形成，掺杂区域28、30可通过注入诸如P、As或Sb之类的n型掺杂剂的离子36形成。
注入器件区域18以形成掺杂区域28、30、40、42的离子36、46可以源自NFET或PFET源极/漏极注入。例如，掺杂区域40、42可以在p型掺杂剂种的PFET源极/漏极注入期间形成，掺杂区域28、30可以在n型掺杂剂种的NFET源极/漏极注入期间形成。
现在参考图5、5A、5B、5C、5D，其中相同的参考标号指示图4A、4B中的相同部件，并且在后续制造阶段，在完成离子46的注入之后，例如通过氧等离子体灰化或溶剂剥离从SOI层14的顶表面去除离子注入掩模44。
在注入形成掺杂区域28、30的离子36期间和注入形成掺杂区域40、42的离子46期间被掩蔽的掺杂区域48a、49a、50a和掺杂区域48b、49b、50b保留器件区域18的基础掺杂，并且与掺杂区域28、30相比，被相同类型地掺杂。器件区域18的基础掺杂为轻掺杂n型，这样掺杂区域48a,b、49a,b、50a,b也为轻掺杂n型。掺杂区域48a、49a、50a和掺杂区域48b、49b、50b的导电类型与掺杂区域28、30相同。掺杂区域49a在与宽度W1、W2、W3正交的横向方向上，被横向置于掺杂区域48a、50a与掺杂区域28之间。掺杂区域49b在与宽度W1、W2、W3垂直的横向方向上，被横向置于掺杂区域48b、50b与掺杂区域28之间。
p-n结52沿着掺杂区域40、42与具有相反导电类型的掺杂区域48a、50a之间的二维界面限定。在注入离子46期间，掩模结构24的侧边缘67垂直自对准掺杂区域40的内边缘与掺杂区域48a，以及垂直自对准掺杂区域42的内边缘与掺杂区域50a以限定p-n结52。p-n结54沿着掺杂区域40、42与具有相反导电类型的掺杂区域48b、50b之间的二维界面限定。在注入离子46期间，掩模结构26的侧边缘68垂直自对准掺杂区域40的内边缘与掺杂区域48b，以及垂直自对准掺杂区域42的内边缘与掺杂区域50b以限定p-n结54。掺杂区域40、42包括通过与介电区域20a、20b、20c的边缘相交而限定的其它内边缘。
p-n结52、54表示各个平面，跨这些平面，受主的浓度等于施主的浓度。p-n结52、54之间的横向间隔通过掩模结构24、26之间的间隙G的尺寸确定。
SOI层14的器件区域18的半导体材料的掺杂区域28、30、40、42、48a,b、49a,b、50a,b通过协作形成具有p-n结52、54的横向二极管56。在代表实施例中，掺杂区域40、42被p+掺杂以形成横向二极管56的阳极，掺杂区域28、30被n+掺杂并且掺杂区域48a,b、49a,b、50a,b被n-掺杂以共同形成横向二极管56的阴极。备选地，掺杂区域40、42被n+掺杂，掺杂区域28、30被p+掺杂并且掺杂区域48a,b、49a,b、50a,b被p-掺杂。
可以形成本地互连层级或接触(CA)层级以提供与横向二极管56的阳极和阴极的本地接触与互连。CA级包括介电层、穿过介电层到达掺杂区域28、30上的着陆区(land)的单独插塞组以及接穿过介电层到达掺杂区域40、42上的着陆区(land)的单独插塞组。可以在掺杂区域28、30、40、42的顶表面上形成硅化物以提供欧姆接触表面和较低的阳极和阴极的表面电阻。接触插塞可通过提供在较高金属化层级中形成的布线之间的电连接，而允许横向二极管56的阳极和阴极电耦合到集成电路的其它部分。
在形成横向二极管56之后，执行标准后段工艺(BEOL)处理以形成BEOL互连结构。BEOL互连结构中的每一层可通过镶嵌工艺制造，例如双镶嵌工艺，其中沉积介电层，在介电层中蚀刻过孔和沟槽，然后使用单个均厚沉积以及之后的平坦化工艺，通过导体填充过孔和沟槽。复制镶嵌工艺以层叠多个布线层，以便形成导电互连的多层、高密度框架。本领域的普通技术人员将理解镶嵌工艺和在镶嵌工艺中使用的材料。
介电区域20a、20b、20c跨包括掺杂区域40、42的有源区域的条带延伸，从轻掺杂区域48a,b到轻掺杂区域50a,b。介电区域20a、20b、20c短距离侵入邻近的轻掺杂区域48a,b、50a,b中，以便在每个介电区域20a、20b、20c的位置处，p-n结52、54的物理连续性和电连续性中断。
邻近的介电区域20a、20b、20c的对通过特征栅距确定的间隔S隔离。介电区域20a、20b、20c的数量和特征栅距是在SOI层14中形成介电区域20a、20b、20c时选择的设计参数，并且可通过选择，针对给定结电容和散热优化电流散布。每个介电区域20a、20b、20c具有宽度W1，在代表实施例中，介电区域20a、20b、20c被假设具有相同的宽度W1。备选地，在不同的介电区域20a、20b、20c之间，各个宽度W1可能有所不同。
p-n结52、54仅存在于掺杂区域40、42和掺杂区域48a,b、50a,b的n型与p型半导体材料之间的直接接触区域上。每个p-n结52、54通过介电区域20a、20b、20c分解或分割为多个区段，其中每个单独区段的宽度等于掺杂区域48a,b、50a,b的宽度W2。掺杂区域48a,b、50a,b的宽度W2是确定有效结宽度时的限定因素。由于每个p-n结52、54具有多个区段，因此器件结构的每个p-n结52、54的有效宽度在数值上的总和等于每个组成区段的宽度W2之和。如图5C最佳所示，p-n结52的总宽度等于结区段52a、52b的宽度W2之和。结54具有类似的结区段(未示出)，这些区间段通过相加确定结宽度。
每个p-n结52、54的高度为H1，该高度在代表实施例中被测量为从SOI层14的顶表面13到掩埋介电层16的顶表面15。因此，每个p-n结52、54具有总面积，在该总面积中，受主数量和施主数量相等，并且该总面积在数值上等于所有结区段的总宽度W2和总高度H1的乘积的和。例如，p-n结52的总面积等于p-n结52a、52b的各面积之和。
通过介电区域20a、20b、20c分割的掺杂区域40、42还具有以下特征：各个区段具有结区段宽度W2。在代表实施例中，介电区域20a、20b、20c不会横向突出或以其它方式侵入阴极的掺杂区域28、30。此外，介电区域20a、20b、20c不会横向突出或以其它方式侵入阴极的掺杂区域49a,b。因此，每个掺杂区域48a和49b都是连续的并具有宽度W3，该宽度大于结区段的宽度W2之和。横向二极管56表示阳极和阴极的非对称的头-颈-体(head-neck-body)配置。每个掺杂区域28、30也是连续的并且其宽度为W3。
掩模结构24具有均与宽度W1、W2、W3对准并且彼此间隔放置的侧边缘66、67。侧边缘66、67之间的间隔由掩模结构24在与宽度W1、W2、W3正交的方向上的尺寸确定。掩模结构24的侧边缘67与在SOI层14中形成的p-n结52垂直对准。
类似地，掩模结构26具有均与宽度W1、W2、W3对准并且彼此间隔放置的侧边缘68、69。侧边缘68、69之间的间隔由掩模结构26在与宽度W1、W2、W3正交的方向上的尺寸确定。掩模结构26的侧边缘68与在SOI层14中形成的p-n结54垂直对准。
每个介电区域20a、20b、20c的侧边缘58、60与宽度W1、W2、W3对准，并且在与宽度W1、W2、W3正交的方向上，通过每个介电区域20a、20b、20c的尺寸分隔。掩模结构24与每个介电区域20a、20b、20c的各个侧边缘58重叠，以便侧边缘58位于掩模结构24的侧边缘66、67之间。掩模结构26与每个介电区域20a、20b、20c的各个侧边缘60重叠，以便侧边缘60位于掩模结构26的侧边缘68、69之间。作为这种空间设置的结果，介电区域20a、20b、20c桥接或跨越从掩模结构24到掩模结构26的空间。阴极的掺杂区域28与每个介电区域20a、20b、20c的侧边缘58至少隔开阴极的掺杂区域49a。阴极的掺杂区域30与每个介电区域20a、20b、20c的侧边缘60至少隔开阴极的掺杂区域49b。跨位于介电区域20a、20b、20c的侧边缘58与掺杂区域28之间的位置(或者沿一条线)上的掺杂区域49a以及跨位于介电区域20a、20b、20c的侧边缘60与掺杂区域28之间的位置(或者沿一条线)上的掺杂区域49b评估和测量宽度W3。评估宽度W3的该位置与p-n结52、54横向间隔。备选地，宽度W3可以在位于与p-n结52、54横向分隔的位置处的掺杂区域28、30中评估。
在侵入的介电区域20a、20b、20c的位置上，掺杂区域40、42和掺杂区域48a,b、50a,b的n型与p型半导体材料缺乏接触关系。在没有跨这些非接触位置的潜在阻挡层(potential barrier)的情况下，每个p-n结52、54被分割为分立区段。相反地，掺杂区域49a,b与介电区域20a、20b、20c的侧边缘58、60的接触。
在代表实施例中，通过选择介电区域20a、20b、20c的数量和栅距，使得每个介电区域20a、20b、20c的宽度W1近似等于介电区域20a、20b、20c中邻近的对之间的每个p-n结52、54的部分的宽度W2。但是，介电区域20a、20b、20c的数量和栅距可能变化。此外，掺杂区域28、30的宽度W3可以等于器件区域18的宽度。
p-n结52、54的有效宽度确定结面积，因此，确定横向二极管56的结电容。引入介电区域20a、20b、20c作为中断p-n结52、54的电连续性的绝缘结构有效地减少了p-n结52、54的面积。但是，介电区域20a、20b、20c仅取代SOI层14的器件区域18的半导体材料的小的体积。具体而言，介电区域20a、20b、20c取代了重掺杂区域40、42之间的器件区域的小的体积，相对的侧边缘58、60并未侵入重掺杂区域28、30。
在一个实施例中，横向二极管56可被布线，在功能上为使用SOI衬底10的其它区域制造的电路提供ESD保护。形成横向二极管56的阳极的掺杂区域40、42通过BEOL互连结构的金属化层级，与输入/输出(I/O)衬垫相连。形成横向二极管56的阴极的掺杂区域28、30与正电源电压VDD相连，从而I/O衬垫可以选择性地通过横向二极管56与正电压电压VDD耦合。在操作中，横向二极管56针对正电压ESD脉冲，提供从I/O衬垫到正电压电源VDD的ESD电流通路。在正常操作条件下，横向二极管56被反向偏压，以便横向二极管56处于关闭(即，非导电)状态。ESD脉冲可以导致横向二极管56变为正向偏压，此时，横向二极管56开始将电流导入正电源，将I/O衬垫电压限制为VDD加上横向二极管56的正向偏压。
在ESD事件期间，重掺杂区域28、30、40、42促进了器件区域18的散热能力，这样反过来对于横向二极管56的电流处理能力是高度决定性的。与体技术相比，SOI层14和中间掩埋介电层16的的薄层厚度降低了器件区域18的散热能力。横向二极管56的电流容量-或故障电流(IFAIL)可通过在不导致温度过度增加(这很大程度依赖于阳极区域和阴极区域的体积)而造成损害的情况下，可以吸收多少能量来确定。
介电区域20a、20b、20c最小化结电容，其中对散热的惩罚最小。介电区域20a、20b、20c操作为最大化每单位电容的故障电流，同时最小化每单位电容的横向二极管56的导通电阻(RON)。因此，横向二极管56针对给定结电容，通过相比于具有等价p-n结面积的传统二极管结构提供改善的散热和导通电阻，而显示出改善的IFAIL/CJ和RON/CJ比率。
备选地，横向二极管56的阴极可以与I/O衬垫进行电耦合，横向二极管56的阳极可以与负电源电压VSS进行电耦合。通过此连接，负电压ESD脉冲将导致横向二极管56变为正向偏置，以便ESD电流分流到负电压电源，将I/O衬垫电压限制为VSS减去横向二极管56的正向偏压。
此处描述的横向二极管56的各种实施例还可以包括可控半导体整流器(SCR)的NPN或PNP。SCR是具有四层交替的p型和n型半导体材料的四层固态器件结构，并用于控制电流。SCR可用于类似于横向二极管56的ESD应用，但是本发明的实施例并不限于此。
现在参考图6、6A，其中相同的参考标号指示图5、5A-5D中的相同部件，并且根据本发明的备选实施例，介电区域20a、20b、20c可通过在与宽度W1、W2、W3正交的方向上增加介电区域20a、20b、20c的尺寸来放大。在代表实施例中，这种放大关于形成横向二极管56的阳极的掺杂区域40、42的中间平面对称。在参考图1、1A形成介电区域20a、20b、20c时执行的该放大，操作为消除横向二极管56的阴极的轻掺杂区域49a、49b。介电区域20a、20b、20c突出到掺杂区域28、30中，这样形成横向二极管56的阴极的部分。但是，介电区域20a、20b、20c不延伸到器件区域18的周边，以便掺杂区域28、30至少部分地连续并且不会被介电区域20a、20b、20c中断。阴极的宽度W3在掺杂区域28、30中与p-n结52、54横向间隔的位置上评价。组成该横向二极管56实施例的阳极的掺杂区域40、42在图5A中示出，该横向二极管56实施例的p-n结52、54在图5B中示出，该横向二极管56实施例的p-n结52的区段52a、52b在图5C中示出。
现在参考图7、7A、7B，其中相同的参考标号指示图5、5A-5D中的相同部件，并且根据本发明的备选实施例，形成掩蔽SOI层14的器件区域18的较小表面积的掩模结构62a、62b和掩模结构64a、64b。掩模结构62a、62b、64a、64b可通过相同的材料形成，其形成方式与掩模结构24、26类似(图5、5A-5D)。但是，与掩模结构24、26的不同之处在于掩模结构62a、62b、64a、64b被分割为对准的断开条带的组。因此，介电区域20a、20b、20c的侧边缘与器件区域18的邻近部分未被掩蔽。
由于与掩模结构24、26相比，在注入期间，掩模结构62a、62b、64a、64b的较小的掩蔽，因此，离子36(图3A、3B)掺杂较大体积的器件区域18以形成掺杂区域28、30，而p-n结52、54的有效宽度和面积保持不变。组成该横向二极管56实施例的阳极的掺杂区域40、42在图5A中示出，该横向二极管56实施例的p-n结52、54在图5B中示出，该横向二极管56实施例的p-n结52的区段52a、52b在图5C中示出。
掩模结构62a、62b的条带区段仅部分地与介电区域20a、20b、20c的侧边缘58重叠，以便阴极的区域28与介电区域20a、20b、20c的侧边缘58共同延伸。掩模结构64a、64b的条带区段仅部分地与介电区域20a、20b、20c的侧边缘60重叠，以便阴极的区域30与介电区域20a、20b、20c的侧边缘60共同延伸。这些空间关系增加了掺杂区域28、30中的导电材料体积。
与图5、5A-D中的横向二极管56相比，掺杂区域28、30中的导电材料体积的增加可以提高横向二极管56在器件区域18内的散热能力。这可以进一步改善电流散布和散热，同时提供标称上与图5、5A-5D中显示的二极管结构相同的结电容，还改善IFAIL/CJ和RON/CJ度量。
参考图8、8A、8B，其中相似的参考标号指图5、5A-5D中的相似特性，并且根据本发明的备选实施例，在SOI层14中形成多个介电区域72a、72b、72c和多个介电区域74a、74b、74c，作为介电区域20a、20b、20c的替代或修改。在代表性实施例中，介电区域72a、72b、72c可以设置在沿着p-n结52对准的行中，介电区域74a、74b、74c可以设置在沿着p-n结54对准的行中。介电区域74a、74b、74c的行与介电区域72a、72b、72c的行横向隔离。可以使用上面针对介电区域20a、20b、20c描述的STI技术(图1、1A)形成介电区域72a、72b、72c和介电区域74a、74b、74c。
每个介电区域72a、72b、72c具有相对侧边缘80、82，它们平行并在方向上与宽度W1、W2、W3对准。每个介电区域74a、74b、74c同样具有相对侧边缘84、86，它们平行并在方向上与宽度W1、W2、W3对准。每个介电区域72a、72b、72c的侧边缘80与掺杂区域28接界。每个介电区域74a、74b、74c的侧边缘86与掺杂区域30接界。每个介电区域72a、72b、72c的侧边缘82与每个介电区域74a、74b、74c的侧边缘84横向间离，以便在侧边缘82、84之间放置阳极的掺杂区域76a、76b、76c。掺杂区域76a、76b、76c与掺杂区域40、42无缝合并，以便限定在器件区域18中居中定位的连续阳极。
因为在注入期间掩蔽减少，在器件区域18的更大体积中掺杂离子46(图4A、4B)以便形成与掺杂区域48a,b、50a,b具有相同导电类型(例如，掺杂p+)的附加掺杂区域76a、76b、76c，而每个p-n结52、54的面积仍随着介电区域20a、20b、20c的减小而同量减小。图5B中示出了横向二极管56的该实施例的p-n结52、54，图5C中示出了横向二极管56的该实施例的p-n结52的区段52a、52b，图5D中示出了横向二极管56的该实施例的掺杂区域49a。
通过离子46掺杂的器件区域18的体积增加可提高器件区域18内的散热能力。由于添加掺杂区域76a、76b、76c而使掺杂区域40、42的尺寸有效增加，这可以进一步提高横向二极管56的散热，从而导致更高的IFAIL而不改变CJ。
图8、8A、8B中描述了结合掩模结构62a、62b、64a、64b的介电区域分割，掩模结构62a、62b、64a、64b是掩模结构24、26(图5、5A-D)的分割版本。但是，在另一个备选实施例中，可以结合掩模结构24、26采用图8、8A、8B中的介电区域的分割。
图9示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程100的方块图。设计流程100包括用于处理设计结构或器件以产生上述以及图5、5A、5B、5C、图6、6A、图7、7A、7B和图8、8A、8B中示出的设计结构和/或器件的逻辑上或其它功能上等效表示的过程、机器和/或机制。由设计流程100处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其它方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其它功能上的等效表示。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。
设计流程100可随被设计的表示类型而不同。例如，用于构建专用IC(ASIC)的设计流程100可能不同于用于设计标准组件的设计流程100，或不同于用于将设计实例化到可编程阵列(例如，由Inc.或Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程100。
图9示出了多个此类设计结构，其中包括优选地由设计过程104处理的输入设计结构102。设计结构102可以是由设计过程104生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构102还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程104处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构102。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构102可以由设计过程104内的一个或多个硬件和/或软件模块访问和处理以仿真或以其它方式在功能上表示例如图5、5A、5B、5C、图6、6A、图7、7A、7B和图8、8A、8B中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构102可以包括文件或其它数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其它数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其它方式表示电路或其它级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL)和/或高级设计语言(例如C或C++)的其它数据结构。
设计过程104优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其它方式处理图5、5A、5B、5C、图6、6A、图7、7A、7B和图8、8A、8B中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构(例如设计结构102)的网表106。网表106例如可以包括编译或以其它方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其它元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表106可以使用迭代过程合成，其中网表106被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其它设计结构类型，网表106可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其它闪存。此外或备选地，所述介质可以是可在其上经由因特网或其它适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程104可以包括用于处理包括网表106在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件108内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技术节点，32纳米、45纳米、90纳米等)的模型、布图和符号表示。所述数据结构类型还可包括设计规范110、特征数据112、检验数据114、设计规则116和测试数据文件118，它们可以包括输入测试模式、输出测试结果和其它测试信息。设计过程104还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程104中使用的可能机械设计工具和应用的范围。设计过程104还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程104采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何其它机械设计或数据(如果适用)一起处理设计结构102连同示出的部分或全部支持数据结构，从而生成第二设计结构120。设计结构120以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRG或任何其它用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。类似于设计结构102，设计结构120优选地包括一个或多个文件、数据结构或其它计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图5、5A、5B、5C、图6、6A、图7、7A、7B和图8、8A、8B中示出的本发明的一个或多个实施例的逻辑上或以其它方式在功能上等效的形式。在一个实施例中，设计结构120可以包括在功能上仿真图5、5A、5B、5C、图6、6A、图7、7A、7B和图8、8A、8B中示出的器件的编译后的可执行HDL仿真模型。
设计结构120还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、图文件或任何其它用于存储此类设计数据结构的适合格式存储的信息)。设计结构120可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、过孔、形状、用于在整个生产线中路由的数据，以及制造商或其它设计人员/开发人员制造上述以及图5、5A、5B、5C、图6、6A、图7、7A、7B和图8、8A、8B中示出的器件或结构所需的任何其它数据。设计结构120然后可以继续到阶段122，例如，在阶段122，设计结构120：继续到流片(tape-out)，被发布到制造公司、被发布到掩模室(mask house)、被发送到其它设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原料晶片形式(即，作为具有多个未封装芯片的单晶片)、作为裸管芯或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其它更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其它芯片、分立电路元件和/或其它信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备及中央处理器的高级计算机产品。
将理解，当元件被描述为与另一个元件“连接”或“耦合”时，该元件可以直接连接或耦合到另一个元件，或者相反，可以存在一个或多个中间元件。相反，当元件被描述为“直接连接”或“直接耦合”到另一个元件时，不存在中间元件。当元件被描述为“间接连接”或“间接耦合”到另一个元件时，存在至少一个中间元件。
在此使用的术语仅是为了描述特定实施例，且不旨在限制本发明。如在此使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚地指明。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”指明存在所述的特性、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特性、整体、步骤、操作、元件、组件和/或其组。
下面权利要求中的对应结构、材料、动作以及所有装置或步骤加功能元件的等价物，旨在包括任何用于与在权利要求中具体指出的其它元件相组合地执行该功能的结构、材料或动作。出于示例和说明目的给出了对本发明的描述，但所述描述并非旨在是穷举的或是将本发明限于所公开的形式。对于所属技术领域的普通技术人员来说许多修改和变化都将是显而易见的，而不偏离本发明的范围和精神。实施例的选择和描述是为了最佳地解释本发明的原理和实际应用，并且当适合于所构想的特定使用时，使得所属技术领域的其它普通技术人员能够理解本发明的具有各种修改的各种实施例。

Claims (19)

1.一种在绝缘体上半导体(SOI)衬底的半导体层中制造器件结构的方法，所述方法包括：
在所述半导体层中形成阴极，其包括第一导电类型和第一宽度的第一区域；以及
在所述半导体层中形成包括第二导电类型的第一区域的阳极，所述阳极相对于所述阴极设置，以便所述阳极的所述第一区域与所述阴极的所述第一区域沿着p-n结共同延伸，所述p-n结具有沿着与所述第一宽度平行的方向测量的第二宽度，并且所述第二宽度短于在与所述p-n结横向间隔的位置处测量的所述第一区域的所述第一宽度,
其中所述SOI衬底包括掩埋介电层和处理晶片，所述处理晶片通过所述掩埋介电层与所述半导体层分隔，并且所述方法进一步包括：
在所述半导体层中形成至少一个介电区域，所述介电区域从所述半导体层的顶表面延伸到所述掩埋介电层，
其中所述至少一个介电区域将所述p-n结分为多个区段，所述区段具有共同限定所述第二宽度的单独宽度。
2.根据权利要求1的方法，进一步包括：
在所述半导体层的所述顶表面上形成第一掩模结构，所述第一掩模结构具有均与所述第一和第二宽度对准的第一侧边缘和第二侧边缘，
其中所述至少一个介电区域具有与所述第一和第二宽度对准的第一侧边缘，并且所述至少一个介电区域的所述第一侧边缘位于所述第一掩模结构的所述第一和第二侧边缘之间。
3.根据权利要求2的方法，其中在所述半导体层中形成包括所述第二导电类型的所述第一区域的所述阳极包括：
将第一掺杂剂注入所述半导体层中以形成所述阳极的所述第一区域，
其中在所述第一掺杂剂的所述注入期间，所述第一掩模结构覆盖所述阴极的所述第一区域，并且所述第一掩模结构的所述第一侧边缘与所述p-n结垂直对准。
4.根据权利要求3的方法，进一步包括：
在所述半导体层的所述顶表面上形成第二掩模结构，所述第二掩模结构与所述第一掩模结构平行定向并与所述第一掩模结构的所述第一侧边缘横向间隔。
5.根据权利要求4的方法，其中所述至少一个介电区域具有与所述至少一个介电区域的所述第一侧边缘平行的第二侧边缘，并且所述第二掩模结构与所述至少一个介电区域的所述第二侧边缘完全重叠，以便所述至少一个介电区域从所述第一掩模结构桥接到所述第二掩模结构。
6.根据权利要求4的方法，其中所述至少一个介电区域具有与所述至少一个介电区域的所述第一侧边缘平行的第二侧边缘，并且所述至少一个介电区域的所述第二侧边缘横向位于所述第一掩模结构的所述第一侧边缘与所述第二掩模结构之间，以便所述第一区域的一部分被设置在所述至少一个介电区域的所述第二侧边缘与所述第二掩模结构之间。
7.根据权利要求2的方法，进一步包括：
将第二掺杂剂注入到所述半导体层中以形成所述阴极的第二区域，所述第二区域具有与所述阴极的所述第一区域相同的导电类型和高于所述阴极的所述第一区域的导电性，
其中所述第一掩模结构的所述第二侧边缘限定所述阴极的所述第一区域与所述阴极的所述第二区域之间的边界。
8.根据权利要求7的方法，其中所述第一掩模结构与所述至少一个介电区域的所述第一侧边缘部分重叠，以便所述阴极的所述第二区域的一部分与所述至少一个介电区域的所述第一侧边缘共同延伸。
9.根据权利要求7的方法，其中所述第一掩模结构与所述至少一个介电区域的所述第一侧边缘完全重叠，以便通过所述阴极的所述第一区域将所述阴极的所述第二区域与所述至少一个介电区域的所述第一侧边缘分隔。
10.根据权利要求1的方法，其中所述方法进一步包括：
在所述半导体层中形成多个介电区域，所述介电区域从所述半导体层的顶表面延伸到所述掩埋介电层，
其中所述介电区域将所述p-n结分为多个区段，所述多个区段共同提供所述第二宽度。
11.一种在绝缘体上半导体(SOI)衬底的半导体层中制造的器件结构，所述器件结构包括：
半导体层中的阴极，其包括掺杂为具有第一导电类型和第一宽度的所述半导体层的第一区域；以及
阳极，其包括在所述半导体层中的第二导电类型的第一区域，所述阳极相对于所述阴极设置，以便所述阳极的所述第一区域与所述阴极的所述第一区域沿着p-n结共同延伸，并且所述p-n结具有沿着与所述第一宽度平行的方向测量的第二宽度，所述第二宽度短于在与所述p-n结横向间隔的位置处测量的所述第一区域的所述第一宽度,
其中所述SOI衬底包括掩埋介电层和处理晶片，所述处理晶片通过所述掩埋介电层与所述半导体层分隔，并且所述器件结构进一步包括：
所述半导体层中的至少一个介电区域，所述介电区域从所述半导体层的顶表面延伸到所述掩埋介电层，所述介电区域将所述p-n结分为多个区段，所述多个区段共同提供所述第二宽度。
12.根据权利要求11的器件结构，其中所述至少一个介电区域包括：
所述半导体层中的至少一个第一介电区域，所述至少一个第一介电区域从所述半导体层的顶表面延伸到所述掩埋介电层，并且所述至少一个第一介电区域将所述p-n结分为多个区段，所述区段具有共同限定所述第二宽度的单独宽度。
13.根据权利要求12的器件结构，其中所述至少一个第一介电区域具有与所述第一和第二宽度对准的侧边缘，并且所述至少一个介电区域进一步包括：
所述半导体层中的至少一个第二介电区域，所述至少一个第二介电区域从所述半导体层的顶表面延伸到所述掩埋介电层，并且所述至少一个第二介电区域具有与所述第一和第二宽度对准的侧边缘，并且所述至少一个第二介电区域的所述侧边缘与所述至少一个第一介电区域的所述侧边缘间隔，以便所述阳极的一部分设置在所述侧边缘之间。
14.根据权利要求12的器件结构，其中所述阴极包括掺杂为具有所述第一导电类型的所述半导体层的第二区域，所述阴极的所述第二区域通过所述阴极的所述第一区域与所述阳极分隔。
15.根据权利要求14的器件结构，其中所述至少一个第一介电区域具有与所述第一和第二宽度对准的第一侧边缘以及与所述第一侧边缘平行的第二侧边缘，并且所述阴极的所述第二区域与所述至少一个介电区域的所述第一侧边缘共同延伸。
16.根据权利要求14的器件结构，其中所述至少一个第一介电区域具有与所述第一和第二宽度对准的第一侧边缘以及与所述第一侧边缘平行的第二侧边缘，并且所述阴极的所述第二区域通过所述阴极的所述第一区域与所述至少一个介电区域的所述第一侧边缘分隔。
17.根据权利要求11的器件结构，其中所述阳极和阴极包括横向二极管。
18.根据权利要求11的器件结构，其中所述阴极包括掺杂为具有所述第一导电类型的所述半导体层的第二区域，所述阴极的所述第二区域通过所述阴极的所述第一区域与所述阳极分隔。
19.根据权利要求11的器件结构，其中所述阴极的所述第一导电类型为n型，并且所述阳极的所述第二导电类型为p型。
CN201280006066.0A 2011-01-24 2012-01-20 具有非对称结构的绝缘体上半导体器件 Expired - Fee Related CN103339630B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/012,137 2011-01-24
US13/012,137 US8642452B2 (en) 2011-01-24 2011-01-24 Semiconductor-on-insulator device with asymmetric structure
PCT/US2012/021942 WO2012102940A1 (en) 2011-01-24 2012-01-20 Semiconductor-on-insulator device with asymmetric structure

Publications (2)

Publication Number Publication Date
CN103339630A CN103339630A (zh) 2013-10-02
CN103339630B true CN103339630B (zh) 2016-08-10

Family

ID=46543566

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280006066.0A Expired - Fee Related CN103339630B (zh) 2011-01-24 2012-01-20 具有非对称结构的绝缘体上半导体器件

Country Status (6)

Country Link
US (2) US8642452B2 (zh)
JP (1) JP2014508402A (zh)
CN (1) CN103339630B (zh)
DE (1) DE112012000264B4 (zh)
GB (1) GB2505775B (zh)
WO (1) WO2012102940A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8970004B2 (en) * 2012-12-21 2015-03-03 Stmicroelectronics, Inc. Electrostatic discharge devices for integrated circuits
FR3009432B1 (fr) 2013-08-05 2016-12-23 Commissariat Energie Atomique Circuit integre sur soi muni d'un dispositif de protection contre les decharges electrostatiques
US9455202B2 (en) * 2014-05-29 2016-09-27 United Microelectronics Corp. Mask set and method for fabricating semiconductor device by using the same
US10103060B2 (en) 2015-06-18 2018-10-16 Globalfoundries Inc. Test structures for dielectric reliability evaluations

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482680A (zh) * 2002-09-10 2004-03-17 萨尔诺夫公司 硅-锗技术的静电放电保护硅控整流器
CN1774805A (zh) * 2003-04-16 2006-05-17 沙诺夫股份有限公司 用于硅绝缘体技术上的静电放电(esd)保护的低电压可控硅整流器(scr)
CN1886874A (zh) * 2003-11-28 2006-12-27 奥斯兰姆奥普托半导体有限责任公司 带有保护二极管的发光半导体器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW335503B (en) 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
US5773326A (en) 1996-09-19 1998-06-30 Motorola, Inc. Method of making an SOI integrated circuit with ESD protection
US6121661A (en) 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
US5952695A (en) 1997-03-05 1999-09-14 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film structures
US6483147B1 (en) 1999-10-25 2002-11-19 Advanced Micro Devices, Inc. Through wafer backside contact to improve SOI heat dissipation
US6180487B1 (en) 1999-10-25 2001-01-30 Advanced Micro Devices, Inc. Selective thinning of barrier oxide through masked SIMOX implant
EP1312120A1 (en) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6452234B1 (en) 2000-11-27 2002-09-17 Advanced Micro Devices, Inc. How to improve the ESD on SOI devices
US6589823B1 (en) 2001-02-22 2003-07-08 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI)electrostatic discharge (ESD) protection device with backside contact plug
US6462381B1 (en) 2001-02-22 2002-10-08 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) electrostatic discharge (ESD) protection device with backside contact opening
US6573566B2 (en) * 2001-07-09 2003-06-03 United Microelectronics Corp. Low-voltage-triggered SOI-SCR device and associated ESD protection circuit
US20050212051A1 (en) * 2003-04-16 2005-09-29 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
JP4435057B2 (ja) 2004-12-08 2010-03-17 セイコーエプソン株式会社 半導体装置およびその製造方法
US7825473B2 (en) * 2005-07-21 2010-11-02 Industrial Technology Research Institute Initial-on SCR device for on-chip ESD protection
JP2007066972A (ja) * 2005-08-29 2007-03-15 Renesas Technology Corp 半導体装置
DE102006022105B4 (de) 2006-05-11 2012-03-08 Infineon Technologies Ag ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis
US7884599B2 (en) * 2006-07-24 2011-02-08 International Business Machines Corporation HDL design structure for integrating test structures into an integrated circuit design
US8015538B2 (en) 2006-10-11 2011-09-06 International Business Machines Corporation Design structure with a deep sub-collector, a reach-through structure and trench isolation
US7804119B2 (en) 2008-04-08 2010-09-28 International Business Machines Corporation Device structures with a hyper-abrupt P-N junction, methods of forming a hyper-abrupt P-N junction, and design structures for an integrated circuit
US8389372B2 (en) * 2010-11-22 2013-03-05 International Business Machines Corporation Heterojunction bipolar transistors with reduced base resistance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1482680A (zh) * 2002-09-10 2004-03-17 萨尔诺夫公司 硅-锗技术的静电放电保护硅控整流器
CN1774805A (zh) * 2003-04-16 2006-05-17 沙诺夫股份有限公司 用于硅绝缘体技术上的静电放电(esd)保护的低电压可控硅整流器(scr)
CN1886874A (zh) * 2003-11-28 2006-12-27 奥斯兰姆奥普托半导体有限责任公司 带有保护二极管的发光半导体器件

Also Published As

Publication number Publication date
GB2505775A (en) 2014-03-12
US8912625B2 (en) 2014-12-16
US8642452B2 (en) 2014-02-04
CN103339630A (zh) 2013-10-02
JP2014508402A (ja) 2014-04-03
US20140042587A1 (en) 2014-02-13
GB2505775B (en) 2014-12-24
GB201314519D0 (en) 2013-09-25
DE112012000264T5 (de) 2013-10-02
US20120187525A1 (en) 2012-07-26
WO2012102940A1 (en) 2012-08-02
DE112012000264B4 (de) 2018-10-31

Similar Documents

Publication Publication Date Title
US8796731B2 (en) Low leakage, low capacitance electrostatic discharge (ESD) silicon controlled recitifer (SCR), methods of manufacture and design structure
US9236398B2 (en) Passive devices for FinFET integrated circuit technologies
CN103378010B (zh) 具有集成二极管的二极管触发可控硅整流器
US9240471B2 (en) SCR with fin body regions for ESD protection
US8987067B2 (en) Segmented guard ring structures with electrically insulated gap structures and design structures thereof
US8809967B2 (en) Device structures compatible with fin-type field-effect transistor technologies
CN103907191B (zh) 具有应力增强的可调触发电压的可控硅整流器
TWI540699B (zh) 半導體設備之先進法拉第屏蔽
CN103339630B (zh) 具有非对称结构的绝缘体上半导体器件
US8956925B2 (en) Silicon controlled rectifier structure with improved junction breakdown and leakage control
US10163892B2 (en) Silicon controlled rectifiers (SCR), methods of manufacture and design structures
US9236449B2 (en) High voltage laterally diffused metal oxide semiconductor
US9240463B2 (en) High voltage laterally diffused metal oxide semiconductor
US8765607B2 (en) Active tiling placement for improved latch-up immunity
US9171952B2 (en) Low gate-to-drain capacitance fully merged finFET
US20090267178A1 (en) Device structures for active devices fabricated using a semiconductor-on-insulator substrate and design structures for a radiofrequency integrated circuit
US7790564B2 (en) Methods for fabricating active devices on a semiconductor-on-insulator substrate utilizing multiple depth shallow trench isolations
CN106558571A (zh) 一种esd布局结构、电子装置
US20120292704A1 (en) Barrier trench structure and methods of manufacture

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171030

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171030

Address after: American New York

Patentee after: Core USA second LLC

Address before: American New York

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160810

Termination date: 20190120

CF01 Termination of patent right due to non-payment of annual fee