JP2007066972A - 半導体装置 - Google Patents

Abstract

【課題】 ダイオード素子に起因する寄生抵抗、寄生容量が小さく、電流集中の発生が抑制された保護素子を有する半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板１と、半導体基板１上に形成された埋込み絶縁膜２と、埋込み絶縁膜２上に形成された活性領域３０と、活性領域３０の表層部分に選択的に埋込まれた部分分離絶縁膜４と、活性領域３０に形成されたダイオード素子とを備える。ダイオード素子は、活性領域３０における部分分離絶縁膜４の下層に位置する部分に形成されるＰ型シリコン層３と、埋込み絶縁膜２に達し、部分分離絶縁膜４およびＰ型シリコン層３を挟むように形成された、Ｐ型拡散層５およびＮ型拡散層６とを有する。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に、入出力保護機能を有する半導体装置に関する。

シリコン基板上に形成されたＭＯＳ型半導体素子を有する半導体装置では、通常、該半導体装置の内部回路と外部との入出力信号用のパッドとの間に、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ-Ｄｉｓｃｈａｒｇｅ）サージ用の保護回路が挿入される。サージ保護回路としては、たとえば、ダイオード素子が用いられる。

基板としてバルクシリコン基板が用いられる場合、ダイオード素子は、シリコン基板に形成されたウエル層と呼ばれる第１導電型（Ｐ型）の不純物層と、素子分離領域で囲まれた第２導電型（Ｎ型）の不純物層とのＰＮ接合により形成される。たとえば、信号線が、Ｎ型の不純物層に接続されている場合は、信号線に入力されたサージは、このＰＮ接合を介して、ＧＮＤ線に接続されているシリコン基板に放出される。

しかしながら、基板としてＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板が用いられ、埋め込み酸化膜上のシリコン層にダイオード素子が形成される場合、シリコン基板側にサージを逃がす経路が埋め込み酸化膜により遮断される。特に、ドレインやソースが埋め込み酸化膜にまで達する場合は、上述したバルクシリコン基板を用いると異なり、縦方向にＰＮ接合が形成できないため、横方向のＰＮ接合、即ち横型のダイオード素子を通じて、サージを逃がすことが必要となる。

以下に、従来のＳＯＩ基板におけるダイオード素子について説明する。
たとえば、特開平１１−１２１７５０号公報（特許文献１）においては、ＥＳＤ耐性の向上が図られたＳＯＩ構造を有する半導体装置が開示されている。ここでは、シリコン基板上に埋め込み酸化膜を介して第１導電型（Ｐ型）のシリコン薄膜が形成され、第１導電型の高濃度拡散層と第２導電型（Ｎ型）の高濃度拡散層とが、互いにある程度の距離を隔てて形成される。それらの領域は、埋め込み酸化膜にまで到達する素子分離絶縁膜（以下、これを完全分離絶縁膜と称する場合がある。）により、他の素子と電気的に分離されている。なお、それらの拡散層の一部に、シリサイド層が形成されている。すなわち、拡散層の一部にシリサイド層が形成されないシリサイドブロック層が形成されている。

このように、ＳＯＩ基板が用いられ、そのシリコン層が薄膜（厚み：０．２μｍ以下程度）である場合は、横方向（基板の主表面方向）にＰＮ接合が形成されることとなる。本願明細書では、比較的低濃度なＰ型不純物層と高濃度なＮ型不純物層との接合により形成されるダイオード素子をＮＰ型ダイオード素子と称し、比較的低濃度なＮ型不純物層と高濃度なＰ型不純物層との接合により形成されるダイオード素子をＰＮ型ダイオード素子と称する。この２つのダイオード素子によりＥＳＤ保護回路の一部が形成される。

また、たとえば、非特許文献１（Figure.2（b））においても、ＥＳＤ保護ダイオードが開示されている。ここでは、ゲート絶縁膜およびゲート電極を隔てて、第１導電型の高濃度拡散層と第２導電型の高濃度拡散層とが形成されている。

さらに、非特許文献１（Figure 2(a)）においては、埋め込み酸化膜上に形成する横型ダイオードの代わりに、埋め込み酸化膜下のシリコン基板を利用することにより、縦方向のダイオード素子を形成したＥＳＤ保護ダイオードが開示されている。このダイオードは、バルク基板を用いたＮＰ型ダイオードとほぼ同じ構造を有し、コンタクトプラグを介して、埋め込み酸化膜よりも上方の上層配線と接続されている。

また、非特許文献２においては、ＳＯＩ基板上に形成されるＭＯＳトランジスタの放熱性を高める冷却用プラグを備えた半導体装置が開示されている。

また、特開２０００−２４３９７３号公報（特許文献２）においては、ＳＯＩ基板上に形成された部分分離領域を含む半導体装置が開示されている。ここで、部分分離領域は、上層部に設けられた部分絶縁領域と、下層部に存在するＳＯＩ構造におけるシリコン層の一部である半導体領域とから構成される。
特開平１１−１２１７５０号公報 特開２０００−２４３９７３号公報 A.Salman et.al.，"ESD Protection for SOI Technology using an Under-The-Box(Substrate)Diode Structure"，Electrical overstress/Electrostatic Discharge Symposium proceedings 2004，IEEE,2004 F.Komatsu et.al.，"Suppression of Self-Heating in Hybrid Trench Isolated SOI MOSFETs with Poly-Si plug and W plug"，Extended Abstracts of the 2004 International Conference on Solid State Devices and Materials:Tokyo,2004，Japan Society of Applied Physics,pp.234-235

特許文献１に記載のダイオード素子では、第１および第２導電型の拡散層は、イオン注入により形成されるが、それぞれを形成する際にフォトレジストを用いて形成する必要があるため、第１導電型拡散層と第２導電型拡散層との間の距離が一義的に決定できないという問題がある。

また、特許文献１および非特許文献１中のFigure.2（b）に記載のダイオード素子では、拡散層の一部にシリサイド化しない領域（シリサイドブロック層）が存在するため、この領域の寄生抵抗が大きくなるという問題がある。さらに、これらのダイオード素子では、ＳＯＩ構造におけるシリコン層全体にＰＮ接合が形成されることから、深さ方向の濃度プロファイルが不均一となり、入力されるサージの電流密度が深さ方向に不均一となり、局所的に過度の電流集中が生じることが懸念される。

また、非特許文献１中のFigure.2（b）に記載のダイオード素子では、ゲート電極を隔てて第１導電型の高濃度拡散層と第２導電型の高濃度拡散層とが配置されることにより、高濃度拡散層とゲート電極間とのオーバラップ領域（フリンジ部分）に比較的大きな寄生容量が生じ、デバイスが高速動作する場合、この寄生容量を介して、入出力信号に大きな損失を伴うという問題がある。

また、非特許文献１中のFigure.2（a）に記載のダイオード素子では、通常のＭＯＳ型半導体素子の作製工程以外に、埋め込み酸化膜下に第１および第２導電型の拡散層を形成する工程や、埋め込み酸化膜を部分的に除去する工程などの新たな工程の追加が必要であって、製造コストが非常に高くなるという問題があった。

本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、ダイオード素子に起因する寄生抵抗、寄生容量が小さく、電流集中の発生が抑制された保護素子を有する半導体装置を提供することにある。

本発明に係る半導体装置は、半導体基板と、半導体基板上に形成された埋込み絶縁膜と、埋込み絶縁膜上に形成された活性領域と、埋込み絶縁膜との間に活性領域を残すように、該活性領域の表層部分に埋込まれた素子分離絶縁膜と、活性領域に形成されたダイオード素子とを備え、ダイオード素子は、活性領域における素子分離絶縁膜の下層に位置する部分に形成される第１または第２導電型の低濃度不純物領域と、埋込み絶縁膜に達し、素子分離絶縁膜および低濃度不純物領域を挟むように形成された、第１導電型の第１高濃度不純物領域および第２導電型の第２高濃度不純物領域とを有する。

なお、「低濃度不純物領域」とは、「第１と第２高濃度不純物領域」と比較して相対的に不純物濃度が低い領域を意味する。換言すると、「第１と第２高濃度不純物領域」とは、「低濃度不純物領域」と比較して相対的に不純物濃度が高い領域を意味する。

本発明によれば、ダイオード素子に起因する寄生抵抗、寄生容量が小さく、電流集中の発生が抑制された保護素子を有する半導体装置を提供することができる。

以下に、本発明に基づく半導体装置の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。

（実施の形態１）
図１は、実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の鳥瞰模式図である。また、図２は、上記ＮＰ型ダイオード素子の断面模式図である。

図１，図２を参照して、本実施の形態に係る半導体装置は、Ｐ型のシリコン基板１と、埋込み絶縁膜２と、活性領域３０とを含むＳＯＩ構造を有する。

埋込み絶縁膜２は、１００ｎｍ〜５００ｎｍ程度の厚みを有する。活性領域３０は、３０ｎｍ〜２００ｎｍ程度の厚みを有するシリコン層であり、Ｐ型シリコン層３と、Ｐ型拡散層５と、Ｎ型拡散層６とを含んで構成される。活性領域３０上には、Ｄ２の幅を有し、活性領域３０の深さ方向の一部に形成された部分分離絶縁膜４が設けられる。Ｐ型拡散層５上、Ｎ型拡散層６上には、シリサイド膜５Ｓ，６Ｓがそれぞれ形成される。シリサイド膜５Ｓ，６Ｓは、それぞれプラグ５Ｐ，６Ｐを介して上層配線５Ｗ，６Ｗと接続される。上層配線５Ｗは、接地線に接続され、上層配線６Ｗは、信号線に接続される。以上の構成により、図１，図２中の「Ａ」部にＮＰ接合が形成され、ＮＰ型のダイオード素子が形成される。

上記ダイオード素子は、半導体基板１上において、アレイ配置される。このようにすることで、途中工程の変更により容易にサージ耐圧の強弱の調整を図ることができる。

図３は、ＮＰ型ダイオード素子のアレイ端部の断面模式図である。図３を参照して、ダイオード素子のアレイ端部には、埋込み絶縁膜２に達する完全分離絶縁膜４０が形成されている。これにより、ダイオード素子と他の要素素子（たとえばＭＯＳ型半導体素子）とが電気的に分離される。

図４〜図７は、上記ＮＰ型ダイオード素子の形成過程における第１〜第４工程を示す断面模式図である。また、図８は、図７の状態を示す鳥瞰模式図である。

図４を参照して、シリコン基板１上に埋込み絶縁膜２が形成され、埋込み絶縁膜２上に薄膜シリコン層（ＳＯＩ層）が形成される。このＳＯＩ基板にＰ型の不純物を注入し、活性領域３０を構成するＰ型シリコン層３を形成する。その後、図５に示すように、Ｐ型シリコン層３上にＳｉＯ₂膜４１およびＳｉＮ膜４２が形成され、その積層構造の一部分に、レジストマスクＲＭを用いて「溝部」としての凹部３Ａが形成される。ここで、凹部３Ａは、その底面が埋込み絶縁膜２にまで達しないように形成される。これにより、部分分離絶縁膜４の下層にＰ型シリコン層３が残存する。次に、図６に示すように、凹部３Ａ内からＳｉＮ膜４２上にレジストマスクＲＭ２が形成される。レジストマスクＲＭ２は、一部の凹部３Ａを露出させるように形成される。そして、レジストマスクＲＭ２をマスクとしてＰ型シリコン層３をエッチングすることにより、埋込み絶縁膜２に達する凹部３Ｂが形成される。図７を参照して、凹部３Ａ，３Ｂ内にたとえばＳｉＯ₂膜からなる絶縁膜を埋込むことにより、部分分離絶縁膜４および完全分離絶縁膜４０が形成される。

素子分離領域は、たとえば、図８に示すように、四角形のドーナツ型に形成される。本実施の形態に係るダイオード素子においては、部分分離絶縁膜４の内周側に位置するＰ型シリコン層３は、一辺の長さがＤ１の正方形形状を有する。

再び図１を参照して、部分分離絶縁膜４の外周側にＰ型拡散層５が形成され、部分分離絶縁膜４の内周側にＮ型拡散層６が形成される。Ｐ型拡散層５およびＮ型拡散層６は、Ｐ型シリコン層３よりも高濃度の不純物を含む。Ｐ型拡散層５上およびＮ型拡散層６上には、シリサイド層５Ｓ，６Ｓが形成される。その後、図２に示すように、シリサイド膜５Ｓ，６Ｓに達するプラグ５Ｐ，６Ｐおよび上層配線５Ｗ，６Ｗが形成される。

なお、本実施の形態に係るダイオード素子において、部分分離絶縁膜４の下層に残存するＰ型シリコン層３の厚みＤ３は、１０ｎｍ以上１００ｎｍ以下程度である。

次に、上記ダイオード素子の動作について説明する。
図９は、上記ＮＰ型ダイオード素子を動作させるための状態を示す断面模式図である。図９を参照して、Ｐ型拡散層５は、上層配線５Ｗを介して接地線ＧＮＤに接続される。また、Ｎ型拡散層６は、上層配線６Ｗを介して信号線ＳＬに接続される。

図１０は、上記ＮＰ型ダイオード素子の電流−電圧特性を示す図である。
ＮＰ型ダイオード素子がＥＳＤ保護素子として動作する場合は、順方向電流特性により、サージを接地線ＧＮＤ端子側に運ぶ機能が必要となる。図１０に示す電流−電圧特性は、Ｐ型シリコン層３の幅（Ｄ２）が０．５μｍ程度である場合におけるＮＰ型ダイオードの順方向特性、すなわち、信号線電位を負方向に挿引した場合において、ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）テストと呼ばれる手法を用いて評価した結果である。なお、ここでは、ダイオード素子が物理的に破壊するまでの電流特性を示している。図１０に示すように、ダイオード素子が破壊する電流値は、１．５Ａ程度（＞１．３３Ａ）である。このことは、サージ耐圧の一規格であるＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅｌ)耐性で、２ｋＶ程度は確保されることに対応する。このように、本実施の形態に係るダイオード素子は、ＥＳＤ保護素子として十分機能することがわかる。

図１１は、Ｐ型シリコン層３の幅（Ｄ２）が０．５μｍ程度である場合における上記ＮＰ型ダイオード素子の逆方向電流（リーク電流）−電圧特性を示す図である。

保護素子としてのダイオード素子には、通常の内部回路動作時に、信号線の電位として、逆方向の電圧が印加されている。たとえば、電源電圧が１．２Ｖであれば、最大１．２Ｖの逆方向電圧が印加される。この場合、１．２Ｖの逆方向電圧作用時に、リーク電流値が十分に低い値となっていることが必要である。これに対し、本実施の形態に係るダイオード素子では、図１１に示すように、１．２Ｖ時に１ｐＡ以下のリーク電流値となっていることから、このダイオード素子の内部回路動作時の消費電力は、極めて小さいことがわかる。また、図１１の例では、ダイオード素子の耐圧は７Ｖ程度である。

ところで、上記ＮＰ型ダイオード素子におけるＮＰ接合面積は、４×Ｄ３×Ｄ１で与えられる。そして、Ｎ型の電極サイズは、半導体基板１の主表面へのＮ型拡散層６の投影面積：Ｄ１×Ｄ１で与えられる。ここで、ＮＰ接合面積とＮ型の電極サイズとを一致させることで、サージを効率よく接地線ＧＮＤに運ぶことができる。すなわち、
４×Ｄ３×Ｄ１＝Ｄ１×Ｄ１
が満たされることが好ましい。

なお、部分分離絶縁膜４の幅Ｄ２は、適宜変更が可能であるが、０．１μｍ以下程度であることが好ましい。その理由について、以下に説明する。

「１３０ｎｍノード」のＭＯＳ型半導体素子とともに上記ダイオード素子を形成する場合、Ｐ型シリコン層３の不純物濃度は、５×１０¹⁷（／ｃｍ³）となり、Ｎ型拡散層６の不純物濃度（Ｐ型シリコン層３との界面近傍の濃度）は、１×１０¹⁹（／ｃｍ³）となる。この時、逆バイアスの電圧が３Ｖ程度に達したときに、１００ｎｍ程度の空乏層が形成され、Ｐ型シリコン層（厚み：１００ｎｍ）がすべて空乏化する。その後、電圧を印加し続けると、Ｄ２＝０．１μｍの場合、逆バイアスの電圧が４Ｖ程度に達したときに、ＮＰ接合のブレークダウンが発生する。

「１３０ｎｍノード」のＭＯＳ型半導体素子においては、５Ｖ程度で該半導体素子の絶縁膜が破壊されるため、保護素子には、内部電圧が５Ｖ以内で動作することが求められる。上述したダイオード素子は、逆方向でも４Ｖ程度でブレークダウンして、サージを良好に接地線ＧＮＤ側に運ぶことが可能である。このように、部分分離絶縁膜４の幅を０．１μｍ以下程度に設定することにより、「１３０ｎｍノード」のＭＯＳ型半導体素子とともに形成され、双方向（順方向、逆方向）のサージ（ＥＳＤ）に対して有効な保護素子が作製できる。

次に、ダイオード素子の面内均一性について説明する。図５に示す工程で凹部３Ａを形成する際に、埋込み絶縁膜２上に残存させるＰ型シリコン層３の厚みＤ３にばらつきが生じる。当該ばらつきにより、その後形成されるダイオード素子のＮＰ接合の面積にばらつきが生じる。この結果、図１０に示される破壊電流値にばらつきが生じる。これに対し、本実施の形態に係るダイオード素子では、Ｄ３が一番小さくなるワーストケースでＥＳＤ保護素子として必要な電流値（たとえば１．３３Ａ）が満たされるように、ダイオード素子のアレイ個数を決定している。

ダイオード素子のアレイ数は、たとえば１００個以上であるが、破壊電流値に余裕があれば、ＭＯＳ型半導体素子作製工程において、一部の配線層を変更してアレイ数を容易に少なくすることが可能である。

上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置は、半導体基板１と、半導体基板１上に形成された埋込み絶縁膜２と、埋込み絶縁膜２上に形成された活性領域３０と、活性領域３０における深さ方向の一部に形成された（より具体的には、埋込み絶縁膜２との間に活性領域３０を残すように、活性領域３０の表層部分に埋込まれた）「素子分離絶縁膜」としての部分分離絶縁膜４と、活性領域３０に形成されたダイオード素子とを備える。ダイオード素子は、活性領域３０における部分分離絶縁膜４の下層に位置する部分に形成される「低濃度不純物領域」としてのＰ型シリコン層３と、埋込み絶縁膜２に達し、部分分離絶縁膜４およびＰ型シリコン層３を挟むように形成された、「第１高濃度不純物領域」としてのＰ型拡散層５および「第２高濃度不純物領域」としてのＮ型拡散層６とを有する。ここでは、Ｐ型が「第１導電型」となり、Ｎ型が「第２導電型」となる。なお、Ｐ型シリコン層３に代えて、Ｎ型シリコン層が設けられてもよい。

上記半導体装置において、半導体基板１の主表面上から見た部分分離絶縁膜４はドーナツ形状を有している。そして、活性領域３０上において、部分分離絶縁膜４がアレイ状に配置されている。

上記半導体装置において、ドーナツ形状を有する部分分離絶縁膜４の内周側に位置する活性領域３０の半導体基板１への投影面積（Ｄ１×Ｄ１）と、ドーナツ形状の内周長（４×Ｄ１）とＰ型シリコン層３の厚み（Ｄ３）とを乗じて得られた値とが等しい。

上記半導体装置は、埋込み絶縁膜２に達するように形成された「他の素子分離絶縁膜」としての完全分離絶縁膜４０をさらに備えている。完全分離絶縁膜４０は、活性領域３０上における部分分離絶縁膜４のアレイ端部に隣接する位置に設けられている。

本実施の形態によれば、上述した構成により、寄生容量が小さく、電流集中の発生が抑制された保護素子を有する半導体装置が得られる。

本実施の形態では、ＮＰ型ダイオード素子の例について説明したが、ＰＮ型ダイオード素子についても、Ｎ型／Ｐ型を入れ替えるのみで、上記と同様に形成可能である。また、電流／電圧特性に関しても、ＮＰ型ダイオード素子の場合とほぼ同じ結果となる。

（実施の形態２）
図１２は、実施の形態２に係る半導体装置であるＮＰ型ダイオード素子の鳥瞰模式図である。図１２を参照して、本実施の形態に係る半導体装置においては、アレイ配置された複数のダイオード素子間に、完全分離絶縁膜４０が設けられている。

ところで、ＳＯＩ基板上に形成されたＭＯＳ型半導体素子や横型ダイオード素子が、高速および大電流駆動されると、それらの素子の自己発熱により特性の劣化や破壊に至ることがある。これは、ＳＯＩ層の下層に、熱伝導率が低い埋込み絶縁膜２があり、効率よく放熱することができないためである。これに対し、シリコン基板１は、熱伝導率が比較的高いため、埋込み絶縁膜２を通過してシリコン基板１に達する放熱経路を設けることで、放熱性を良くすることができる。

本実施の形態に係るダイオード素子では、図１３に示すように、完全分離絶縁膜４０が形成された後、その完全分離絶縁膜４０および埋込み絶縁膜２の一部に、シリコン基板１に達する開口が設けられる。次に、表面に露出しているシリコンに対して、シリサイド膜１Ｓが形成される。そして、シリサイド膜１Ｓに接続されるプラグ１Ｐが形成される。上層配線５Ｗは、プラグ１Ｐ，５Ｐの双方に接続される。これにより、ダイオード素子で生じる熱をシリコン基板１に逃がす放熱経路が得られる。この結果、ＥＳＤ保護耐性の向上が期待される。

このように、本実施の形態によれば、簡易な素子作製フローにより、ＥＳＤ保護耐性の向上を図ることができる。

上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置において、埋込み絶縁膜２の下層に位置する半導体基板１は、Ｐ型の半導体基板である。そして、上記半導体装置は、Ｐ型拡散層５と半導体基板１とを電気的に接続する「接続部」としてのプラグ１Ｐをさらに備えている。

（実施の形態３）
図１４は、実施の形態３に係る半導体装置であるＮＰ型ダイオード素子の断面模式図である。図１４を参照して、本実施の形態に係る半導体装置は、実施の形態２に係る半導体装置の変形例である。本実施の形態に係る半導体装置において、Ｐ型拡散層５と半導体基板１とを電気的に接続する「接続部」はプラグ５Ｐである。プラグ５Ｐは、「第１高濃度不純物領域」としてのＰ型拡散層５と半導体基板１とに接続される「シェアードコンタクト」である。

このように、ダイオード素子で生じる熱をシリコン基板１に逃がす放熱経路をシェアードコンタクトで形成することで、半導体装置の小型化を図ることができる。

図１５は、上記半導体装置の変形例であるＰＮ型ダイオード素子の断面模式図である。図１５を参照して、本変形例においては、シリコン基板１上にＮ型のウエル層１Ｎが形成される。ウエル層１Ｎは、埋込み絶縁膜２上にＮ型シリコン層３Ｎを形成する際に、同じ工程にて形成することが可能である。

完全分離絶縁膜４０および埋込み絶縁膜２の一部に、シリコン基板１に達する開口が設けられる。次に、表面に露出しているシリコンに対して、シリサイド膜１Ｓが形成される。本変形例において、Ｎ型拡散層６と半導体基板１とを電気的に接続する「接続部」は、「第１高濃度不純物領域」としてのＮ型拡散層６と半導体基板１とに接続される「シェアードコンタクト」であるプラグ６Ｐである。

以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の鳥瞰模式図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の断面模式図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子のアレイ端部の断面模式図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の形成過程における第１工程を示す断面模式図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の形成過程における第２工程を示す断面模式図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の形成過程における第３工程を示す断面模式図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の形成過程における第４工程を示す断面模式図である。 図７の状態を示す鳥瞰模式図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子を動作させるための状態を示す断面模式図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の電流−電圧特性を示す図である。 本発明の実施の形態１に係る半導体装置であるＮＰ型ダイオード素子の逆方向電流（リーク電流）−電圧特性を示す図である。 本発明の実施の形態２に係る半導体装置であるＮＰ型ダイオード素子の鳥瞰模式図である。 本発明の実施の形態２に係る半導体装置であるＮＰ型ダイオード素子の断面模式図である。 本発明の実施の形態３に係る半導体装置であるＮＰ型ダイオード素子の断面模式図である。 本発明の実施の形態３に係る半導体装置であるＰＮ型ダイオード素子の断面模式図である。

符号の説明

１ シリコン基板、１Ｎ Ｎ型シリコン層、１Ｐ，５Ｐ，６Ｐ プラグ、１Ｓ，５Ｓ，６Ｓ シリサイド膜、２ 埋込み絶縁膜、３ Ｐ型シリコン層、３Ａ 凹部、３Ｎ Ｎ型シリコン層、４ 部分分離絶縁膜、５ Ｐ型拡散層、５Ｗ，６Ｗ 上層配線、６ Ｎ型拡散層、３０ 活性領域、４０ 完全分離絶縁膜、４１ ＳｉＯ₂膜、４２ ＳｉＮ膜、ＲＭ，ＲＭ２ レジストマスク。

Claims (7)

1. 半導体基板と、
   前記半導体基板上に形成された埋込み絶縁膜と、
   前記埋込み絶縁膜上に形成された活性領域と、
   前記埋込み絶縁膜との間に前記活性領域を残すように、該活性領域の表層部分に埋込まれた素子分離絶縁膜と、
   前記活性領域に形成されたダイオード素子とを備え、
   前記ダイオード素子は、
   前記活性領域における前記素子分離絶縁膜の下層に位置する部分に形成される第１または第２導電型の低濃度不純物領域と、
   前記埋込み絶縁膜に達し、前記素子分離絶縁膜および前記低濃度不純物領域を挟むように形成された、第１導電型の第１高濃度不純物領域および第２導電型の第２高濃度不純物領域とを有する、半導体装置。
2. 前記活性領域上において、前記素子分離絶縁膜がアレイ状に配置される、請求項１に記載の半導体装置。
3. 前記半導体基板の主表面上から見た前記素子分離絶縁膜はドーナツ形状を有し、
   ドーナツ形状を有する前記素子分離絶縁膜の内周側に位置する前記活性領域の前記半導体基板への投影面積と、
   前記ドーナツ形状の内周長と前記低濃度不純物領域の厚みとを乗じて得られた値とが等しい、請求項２に記載の半導体装置。
4. 前記活性領域上における前記素子分離絶縁膜のアレイ端部に隣接する位置に設けられ、前記埋込み絶縁膜に達するように形成された他の素子分離絶縁膜をさらに備えた、請求項１から請求項３のいずれかに記載の半導体装置。
5. 前記素子分離絶縁膜の幅が０．１μｍ以下である、請求項１から請求項４のいずれかに記載の半導体装置。
6. 前記埋込み絶縁膜の下層に位置する前記半導体基板は第１導電型の半導体基板であり、
   前記第１高濃度不純物領域と前記半導体基板とを電気的に接続する接続部をさらに備えた、請求項１から請求項５のいずれかに記載の半導体装置。
7. 前記接続部は、前記第１高濃度不純物領域と前記半導体基板とに接続されるシェアードコンタクトである、請求項６に記載の半導体装置。

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