JP2010135755A - 静電気放電保護素子及びその製造方法 - Google Patents
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Abstract
【課題】ESD保護素子の動作特性を向上させ、かつ、ESD保護素子の大きさを減少させて半導体チップの大きさを縮小可能なESD保護素子及びその製造方法を提供すること。
【解決手段】基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第1ドーピング領域及び第2ドーピング領域と、前記第2ドーピング領域内に前記第2ドーピング領域とは逆導電型で形成された第3ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第1ドーピング領域及び第2ドーピング領域と同じ導電型で形成された第4ドーピング領域及び第5ドーピング領域と、を備える静電気放電保護素子を提供する。
【選択図】図5
【解決手段】基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第1ドーピング領域及び第2ドーピング領域と、前記第2ドーピング領域内に前記第2ドーピング領域とは逆導電型で形成された第3ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第1ドーピング領域及び第2ドーピング領域と同じ導電型で形成された第4ドーピング領域及び第5ドーピング領域と、を備える静電気放電保護素子を提供する。
【選択図】図5
Description
本発明は、半導体製造技術に関し、より詳細には、静電気放電時に内部回路の損傷を防止するための静電気放電保護素子及びその製造方法に関する。
周知のように、静電気帯電した人体や機械に半導体集積回路が接触すると、人体や機械に帯電していた静電気が外部ピンを介してパッドを経て内部回路に放電して生成される高エネルギーの過渡電流が、内部回路に大きな損傷を与え得る。逆に、半導体集積回路の内部に帯電していた静電気が、人体や機械との接触により、人体または機械を介して流出して内部回路に損傷を与えてしまう。このため、大部分の半導体集積回路では、静電気放電に起因して発生する損傷から主な回路を保護するために、パッドと半導体内部回路との間に静電気放電(Electrostatic Discharge)(以下、「ESD」とする)保護素子を設けている。
ESD保護素子は、標準工程を用いて、配置設計(layout design)時にパラメータのみを変更して設計している。ESD保護素子の性能は、大きさと密接な関係にある。すなわち、性能を向上させるためには、ESD保護素子を所定の大きさ以上に維持しなければならない。このため、ESD保護素子がチップ内に占める面積は大きくならざるを得ない。これにより、チップ全体の大きさは、単位ESD保護素子をどれだけ密に形成するかによって異なり得る。しかし、チップによっては、ESD保護素子のチップ全体に占める面積が30%以上になることが多いため、チップ全体の大きさの縮小には限界がある。
関連する技術としては、例えば、韓国公開特許第2003−0078216号公報(特許文献1)に記載されている。
そこで、本発明は、従来技術の問題を解決するためになされたものであって、その目的は、ESD保護素子の動作特性を向上させ、かつ、ESD保護素子の大きさを減少させて半導体チップの大きさを縮小可能なESD保護素子及びその製造方法を提供することにある。
上記の目的を達成するための一形態に係る本発明は、基板上に形成されたゲート電極と、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第1ドーピング領域及び第2ドーピング領域と、前記第2ドーピング領域内に前記第2ドーピング領域とは逆導電型で形成された第3ドーピング領域と、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第1ドーピング領域及び第2ドーピング領域と同じ導電型で形成された第4ドーピング領域及び第5ドーピング領域と、を備える静電気放電保護素子を提供する。
また、上記の目的を達成するための他の形態に係る本発明は、基板上にゲート電極を形成するステップと、前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で第1ドーピング領域及び第2ドーピング領域を形成するステップと、前記第2ドーピング領域内に前記第1ドーピング領域及び第2ドーピング領域とは逆導電型で第3ドーピング領域を形成するステップと、前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第1ドーピング領域及び第2ドーピング領域と同じ導電型で第4ドーピング領域及び第5ドーピング領域を形成するステップと、を含む静電気放電保護素子の製造方法を提供する。
本発明によれば、ESD保護素子のドレイン領域に対してカウンタドーピング(counter−doping)を行ってドレイン領域の抵抗を増加させることにより、ESD保護素子の性能を向上させ、かつ、抵抗増加分だけDCGS(Drain Contact to Gate Space)を減少させてチップの大きさを縮小させることができる。
また、本発明によれば、ドレイン領域の下部に別のウェルを追加形成したり他の素子用ウェルを位置させて、この部位におけるウェル濃度を高めることにより、ESDストレスの流入時にトリガ電圧を引き下げることでESD電流にも耐えられる素子を提供することができる。
まず、参照図面に基づいて、ESD保護素子の性能を向上させるために考慮すべき点を詳細に説明する。ここで、参照図面は、従来技術に該当するものではなく、本発明の好ましい実施形態を相対的に比較説明するための技術として理解されなければならない。
ESD保護素子としては、ドレインがパッドに接続され、かつ、ソースとゲートとが接地された形態のGGNMOS(Gate Grounded NMOS)と、ドレインがパッドに接続され、かつ、ソースとゲートとが電源に接続された形態のGPPMOS(Gate powered PMOS)とが主に使用されている。
図1は、GGNMOS構造を有するESD保護素子の等価回路図であり、図2は、図1におけるESD保護素子の平面図であり、図3は、図2におけるI−I’断面図である。
図1ないし図3に示すように、ESD保護素子は、ゲート電極106と、ソース領域108と、ドレイン領域110と、ピックアップ領域112とを備える。ドレイン領域110は、基板100のウェル102内に形成され、ドレイン接続部115とドレイン接続ライン118とを介して入出力パッドI/Oに接続される。ソース領域108は、ウェル102内に形成され、ソース接続部114とソース接続ライン116とを介して接地端GNDに接続される。ゲート電極106は、ソース領域108と共に接地端GNDに接続される。ピックアップ領域112は、ウェル102にバイアス電圧を印加するために提供され、ピックアップ接続ライン120を介して接地端GNDに接続される。ピックアップ領域112は、素子分離膜104により、隣接して形成されたソース領域108及びドレイン領域110と電気的に分離される。
前記構造を有するESD保護素子の動作について説明する。ここでは、一例として、ウェル102がP型、ゲート電極106がN+型、ソース領域108及びドレイン領域110がN+型、ピックアップ領域112がP+型であるGGNMOS素子を挙げて説明する。
入出力パッドI/O側に正のESDが発生すると、ドレイン領域110とウェル102との間にインパクトイオン化(impact ionization)が発生し、アバランシェ(avalanche)が起こるまでには、ドレイン領域110に注入された電荷はドレイン領域110に蓄積される。すなわち、入出力パッドI/O側に正のESDが発生すると、ドレイン領域110の空乏領域には強い電界が印加され、この電界により、空乏領域周辺のウェル102にある電子がドレイン領域110に注入されてインパクトイオン化が発生する。
これにより、アバランシェ降伏が発生すると、インパクトイオン化に起因するホール電流により、ドレイン領域110からウェル102を介してピックアップ領域112に電流が流れる。この電流により、結局、ウェル102の電位が増加して寄生バイポーラ接合トランジスタ(Bipolar Junction Transistor)(以下、「BJT」とする)が動作し、その結果として、GGNMOS素子は、BJT動作の高電流特性を有するようになる。この状態を、GGNMOS素子がトリガされたという。このように、GGNMOS素子が動作してドレイン領域110に流入した静電気を接地端GNDに流すことにより、内部素子を保護することができる。
チップの大きさを縮小する観点から前記構造を有するESD保護素子について説明すると、次のとおりである。
図4は、図3におけるESD保護素子の一部の拡大断面図である。
同図に示すように、ESD保護素子のドレイン領域110は、(A)のように、ESDストレスがLDD(Lightly Doped Drain)領域109に集中しないようにするために、一定の大きさの抵抗特性を有するように一部(すなわち、ドレイン接続部115)にシリサイド層が形成される。
また、ESD保護素子は、(D)のように、ドレイン接続部115とゲート電極106との間の距離DCGS(Drain Contact to Gate Space)を確保してはじめて、より効率的に内部素子を保護することができる。ドレイン接続部115とゲート電極106との間の距離DCGSが適正な長さ以下に短くなると、ESD電流が、(A)のように、LDD領域109付近に集中しやすく、(B)地点において、熱的破壊(thermal breakdown)が起きやすく、ESD素子が破壊されるようになる。
したがって、ESD電流が、(C)のように、ドレイン領域110において均一に分散されるようにするためには、ドレイン接続部115の側部からゲート電極106まではシリサイド層が形成されないようにし、その長さも2μm〜5μmの範囲に維持しなければならない。例えば、ドレイン接続部115とゲート電極106との間の距離DCGSがそれぞれ1μm、5μmのGGNMOS素子があると仮定する。1チップ内に10個の単位GGNMOS素子が並列に接続されるとすると、単位素子のDCGSが1μmの場合、DCGSの全長は「1μm×10=10μm」になる。しかし、単位素子のDCGSが5μmの場合は、DCGSの全長が「5μm×10=50μm」になり、単位素子のDCGSが1μmの場合に比べてチップ全体の大きさが増加する。
上述のように、ESD保護素子を備えたチップの大きさを縮小させるためには、ESD保護素子のDCGSを最小化させなければならない。しかし、DCGSを減少させると、ESD保護素子の性能は低下する。したがって、以下に説明する本発明の好ましい実施形態では、DCGSを最小化してチップの大きさを縮小させ、かつ、DCGSの減少によって発生するESD保護素子の性能の低下を改善できる方法を提案する。
以下、本発明の好ましい実施形態を添付図面を参照して具体的に説明する。
図面において、層(膜、領域)の幅、厚さ及び間隔は、説明の便宜及び明確化のために拡大されたものであり、明細書内にその範囲が記載された場合、その範囲内で理解されなければならない。
また、明細書全体において、層が他の層または基板の上(上部)に形成されたと記載された場合、それは、他の層または基板上に直接形成されるか、またはそれらの間に第3の層が介在し得るものである。また、「一側」または「両側」に形成されたと記載された場合、それは、左右対称構造において左側または右側に形成されたものとして理解されなければならない。また、同じ図面番号を付した部分は同じ層を表し、各図面番号に英字を含む場合、同じ層がエッチングまたは研磨工程により一部変形されたものを意味する。
<実施形態>
図5は、本発明の実施形態に係るESD保護素子を説明するための断面図である。
図5は、本発明の実施形態に係るESD保護素子を説明するための断面図である。
まず、本発明の実施形態に係るESD保護素子では、図1において、入出力パッドI/Oに接続されるドレイン領域と、接地端GNDに接続されるソース領域とが非対称構造に形成される。
図5に示すように、ドレイン領域は、第2ドーピング領域209、第3ドーピング領域212、及び第5ドーピング領域219を備え、ソース領域は、第1ドーピング領域208及び第4ドーピング領域217を備える。第1ドーピング領域208及び第2ドーピング領域209、並びに、第4ドーピング領域217及び第5ドーピング領域219は、互いに同じ導電型(P型またはN型)で形成され、ゲート電極207を境に左右対称となる。第1ドーピング領域208及び第2ドーピング領域209はLDD領域であり、第4ドーピング領域217及び第5ドーピング領域219より低い濃度で形成される。例えば、GGNMOS素子の場合、第1ドーピング領域208及び第2ドーピング領域209はN型で形成され、GPPMOS素子の場合、第1ドーピング領域208及び第2ドーピング領域209はP型で形成される。
第3ドーピング領域212は、ドレイン領域の抵抗を増加させることでより小さいDCGSを具現するために、カウンタドーピングにより、第1ドーピング領域208及び第2ドーピング領域209とは逆導電型で形成される。ドレイン領域において、第3ドーピング領域212が形成された領域における抵抗は増加し、抵抗が増加した分だけDCGSを減少させることができる。すなわち、ドレイン領域の抵抗は、DCGSによってではなく、カウンタドーピングによって調整されるのである。
第3ドーピング領域212は、ゲート電極207の側壁から少なくとも0.2μm、好ましくは、0.2μm〜0.5μm離隔して形成されることが良い。第3ドーピング領域212を、ゲート電極207の側壁から0.2μm程度離隔して形成しない場合、第3ドーピング領域212により、LDD領域の第2ドーピング領域209が相殺されて存在しないこともあり得る。すなわち、第3ドーピング領域212を、第2ドーピング領域209と同じイオン注入マスクを用いて形成した場合、第2ドーピング領域209全体に第3ドーピング領域212が形成されるようになり、結局、第2ドーピング領域209が形成されていないのと同じ結果が生じ得る。
LDD領域の第2ドーピング領域209は、ESD保護素子のトリガ電圧を決定する重要な要素である。したがって、LDD領域は、ESD保護素子に必要な要素の一つである。例えば、薄いゲート絶縁膜を有するナノサイズの素子のLDD領域では、低電圧トリガが生じ得る。理由は、ナノサイズの素子の場合、浅い接合領域を有する構造であるため、LDD領域における抵抗の増加及びパンチスルー(punch through)を防止するために、ハロー(halo)領域を高く形成するからである。高濃度接合領域においてトリガ電圧が低くなることは当然の現象であり、薄いゲート絶縁膜では、ストレスに対する絶縁膜破壊電圧が低いため、低電圧で素子がBJT動作を行うことは非常に重要である。しかし、ゲート長が0.25μm以上の技術では、LDD領域と同じプロファイルに形成しても良いが、これは、技術及び素子の構造によって僅かな差があり得る。
ソース領域及びドレイン領域は、第1ウェル202内に形成される。第1ウェル202内には、第2ウェル(図示せず)がさらに形成され得る。第2ウェルは、第1ウェル202と同じ導電型で高濃度で形成される。例えば、GGNMOS素子の場合はP型で形成され、GPPMOS素子の場合はN型で形成される。第2ウェルは、ドレイン領域の第5ドーピング領域219の下部に形成される。
ウエハには多様なレベルの動作電圧を有する素子が具現可能である。例えば、2.5V、5Vなどの動作電圧を有する素子を1ウエハに同時に製造する場合が多い。このとき、素子は、動作電圧に応じてそれぞれ異なるウェルが必要になり、このため、多様なマスクが要求される。また、これらのウェルは、それぞれ異なる位置に形成されなければならない。しかし、ESD保護素子の場合、ドレイン領域付近ではいくつかのウェルが重なって形成され得る。これは、ノーマル動作時にオフとなっていたESD保護素子が、ESDストレスの流入時にのみオンになるため、素子特性に影響を与えない。
したがって、本発明の実施形態では、ESD保護素子のドレイン領域の下部に他の動作電圧素子用の第2ウェルを形成して、この部分で局所的にウェル濃度を高める。すなわち、第1ウェル内に第2ウェルを重ねてドレイン領域の下部におけるウェル濃度を高め、これにより、ESDストレスの流入時にドレイン領域の下部でアバランシェ降伏電圧を誘導して、ESDストレス、すなわち、ESD電流の経路をドレイン領域の底部とその周辺に分散させることができる。
以下、本発明の実施形態に係るESD保護素子の製造方法を説明する。
図6Aないし図6Gは、本発明の実施形態に係るESD保護素子の製造方法を説明するための断面図である。
まず、図6Aに示すように、基板200を準備する。基板200は、半導体基板であって、Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs、及びInPからなる群より選択されるいずれか1つで形成する。また、基板200は、P型またはN型を有する。
次に、イオン注入工程により、基板200内に第1ウェル202を形成する。第1ウェル202は、GGNMOS素子ではP型で形成し、GPPMOS素子ではN型で形成する。
次に、図示していないが、第1ウェル202内に第2ウェルを形成することもできる。これにより、第1ウェル202と第2ウェルとが重なる領域は、他の領域に比べてドーピング濃度が高くなる。第2ウェルは、図6Eにおいて、第5ドーピング領域219の下部に形成することが好ましい。第2ウェルは、第1ウェル202と同じ導電型で形成し、他の素子のウェルとして使用される。
次に、基板200内に素子分離膜204を形成する。素子分離膜204は、LOCOS(Local Oxidation of Silicon)工程またはSTI(Shallow Trench Isolation)工程で形成する。好ましくは、高集積化に有利なSTI工程で形成する。素子分離膜204は、絶縁膜で形成し、好ましくは、酸化膜で形成する。より好ましくは、高いアスペクト比でも埋め込み特性に優れているHDP(High Density Plasma)膜で形成する。
次に、図6Bに示すように、基板200上にゲート電極207を形成する。ゲート電極207は、ゲート絶縁膜205とゲート導電膜206との積層構造からなる。例えば、ゲート絶縁膜205は、シリコン酸化膜で形成し、ゲート導電膜206は、多結晶シリコン膜と金属シリサイド層(または、金属窒化膜)とで形成する。
次に、ゲート電極207の両側壁に露出する基板200内にLDD領域の第1ドーピング領域208及び第2ドーピング領域209を形成する。第1ドーピング領域208及び第2ドーピング領域209は、同じ導電型で形成し、基板200の上面を基準として1000Å〜2000Åの深さに形成する。
次に、図6Cに示すように、第2ドーピング領域209の一部が開放された感光膜パターン210を形成する。
次に、感光膜パターン210をイオン注入マスクとして用いたイオン注入工程により、第2ドーピング領域209内に第3ドーピング領域212を形成する。第3ドーピング領域212は、ゲート電極207の側壁から離隔するように形成する。好ましくは、離隔距離Lは0.2μm〜0.5μmとする。前記イオン注入工程は、カウンタドーピング工程であって、第2ドーピング領域209とは逆導電型のドーパントを用いて1×1014〜2×1015atoms/cm2のドーズ量で行われる。
次に、図6Dに示すように、感光膜パターン210(図6C参照)を除去する。
次に、カウンタドーピング工程の後、多量のドーパントの注入による基板200の損傷を補償するために熱処理工程をさらに行うことができる。前記熱処理工程は、急速熱処理(rapid thermal process)またはファーネス熱処理(furnace thermal process)方式で行うことができる。ファーネス熱処理方式は、窒素(N2)雰囲気下、500℃〜600℃の温度で2〜8時間行う。
次に、ゲート電極207の両側壁にスペーサ215を形成する。スペーサ215は、酸化膜213と窒化膜214との積層構造(酸化膜/窒化膜)またはこれとは逆構造(窒化膜/酸化膜)に形成することができる。スペーサ215の一側端は、第3ドーピング領域212の一側にアライン(揃える、位置を合わせる、整列させる)され得る。
次に、図6Eに示すように、イオン注入工程により、ゲート電極207を含むスペーサ215の両側壁に露出する基板200内に第4ドーピング領域217及び第5ドーピング領域219を形成する。第4ドーピング領域217及び第5ドーピング領域219は、第1ドーピング領域208及び第2ドーピング領域209に比べて数十倍〜数百倍の範囲の高いドーピング濃度で形成することができる。例えば、第4ドーピング領域217及び第5ドーピング領域219は、第1ドーピング領域208及び第2ドーピング領域209と同じ導電型のドーパントを用いて1×1015〜2×1016atoms/cm2のドーズ量で形成する。
次に、第1ウェル202内にピックアップ領域221を形成する。ピックアップ領域221は、第4ドーピング領域217及び第5ドーピング領域219とは逆導電型で形成される。ピックアップ領域221は、素子分離膜204により、隣接する第4ドーピング領域217及び第5ドーピング領域219と電気的に分離される。
次に、図6Fに示すように、第3ドーピング領域212の一部が露出するように、ゲート電極207を含む基板200の上部の段差に沿ってシリサイド形成防止膜223を形成する。シリサイド形成防止膜223は、絶縁膜、例えば、酸化膜または窒化膜で形成する。より詳細には、PSG(Phospho Silicate Glass)、TEOS(Tetra Ethyle Ortho Silicate)、BPSG(BoroPhosphoSilicate Glass)膜で形成する。
次に、シリサイド形成防止膜223で覆われずに露出する第3ドーピング領域212に接続部225を形成する。接続部225は、ゲート電極207の側壁から0.3μm〜5μm離隔して形成する。接続部225は、金属シリサイド層で形成する。例えば、接続部225は、コバルトシリサイド層またはチタンシリサイド層で形成する。
次に、図6Gに示すように、接続部225とシリサイド形成防止膜223とを含む基板200を覆うように層間絶縁膜227を形成した後、エッチングして、接続部225が露出するコンタクトホール(図示せず)を形成する。層間絶縁膜227は、酸化膜で形成する。
次に、前記コンタクトホールが埋め込まれるようにコンタクトプラグ229を形成する。コンタクトプラグ229は、後続の工程によって形成される配線(図示せず)に接続される。前記配線は、入出力パッドに接続される。もちろん、図示していないが、この過程において、第1ドーピング領域208を接地端及びゲート電極207に接続させるためのコンタクトプラグと配線工程を共に行うこともできる。
上述のように、本発明の技術思想は、好ましい実施形態により具体的に記述されたが、これは、それを説明するためのものであって、それを制限するためのものではないことに留意しなければならない。特に、本発明の実施形態では、GGNMOS素子とGPPMOS素子を例として説明したが、シリコン制御整流器(Silicon Controlled Rectifier)(以下、「SCR」とする)(SCRを形成する各タイプの抵抗の調整)などのすべての半導体素子に適用可能である。SCRを形成する各タイプの抵抗を調整することにより、ホールド電圧及びトリガ電圧を調整することができる。このように、本発明は、この技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解することができる。
100、200 基板
102、202 ウェル
104、204 素子分離膜
106、207 ゲート電極
108 ソース領域
110 ドレイン領域
112、221 ピックアップ領域
114 ソース接続部
115 ドレイン接続部
116 ソース接続ライン
118 ドレイン接続ライン
120 ピックアップ接続ライン
205 ゲート絶縁膜
206 ゲート導電膜
208 第1ドーピング領域
209 第2ドーピング領域
210 感光膜パターン
212 第3ドーピング領域
213 酸化膜
214 窒化膜
215 スペーサ
217 第4ドーピング領域
219 第5ドーピング領域
223 シリサイド形成防止膜
225 接続部
227 層間絶縁膜
229 コンタクトプラグ
102、202 ウェル
104、204 素子分離膜
106、207 ゲート電極
108 ソース領域
110 ドレイン領域
112、221 ピックアップ領域
114 ソース接続部
115 ドレイン接続部
116 ソース接続ライン
118 ドレイン接続ライン
120 ピックアップ接続ライン
205 ゲート絶縁膜
206 ゲート導電膜
208 第1ドーピング領域
209 第2ドーピング領域
210 感光膜パターン
212 第3ドーピング領域
213 酸化膜
214 窒化膜
215 スペーサ
217 第4ドーピング領域
219 第5ドーピング領域
223 シリサイド形成防止膜
225 接続部
227 層間絶縁膜
229 コンタクトプラグ
Claims (29)
- 基板上に形成されたゲート電極と、
前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で形成された第1ドーピング領域及び第2ドーピング領域と、
前記第2ドーピング領域内に前記第2ドーピング領域とは逆導電型で形成された第3ドーピング領域と、
前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第1ドーピング領域及び第2ドーピング領域と同じ導電型で形成された第4ドーピング領域及び第5ドーピング領域と、
を備えることを特徴とする静電気放電保護素子。 - 前記第3ドーピング領域は、前記ゲート電極の側壁から離隔して形成されていることを特徴とする請求項1に記載の静電気放電保護素子。
- 前記第3ドーピング領域は、前記ゲート電極の側壁から0.2μm〜0.5μm離隔して形成されていることを特徴とする請求項2に記載の静電気放電保護素子。
- 前記第3ドーピング領域の一部に接するように前記第3ドーピング領域上に形成された接続部をさらに備えることを特徴とする請求項1に記載の静電気放電保護素子。
- 前記接続部は、金属シリサイド層であることを特徴とする請求項4に記載の静電気放電保護素子。
- 前記接続部と前記ゲート電極との間の距離は、0.3μm〜5μmであることを特徴とする請求項4に記載の静電気放電保護素子。
- 前記接続部は、入出力パッドに接続されていることを特徴とする請求項4に記載の静電気放電保護素子。
- 前記第1ドーピング領域は接地端に接続されており、前記ゲート電極は前記接地端に接続されていることを特徴とする請求項7に記載の静電気放電保護素子。
- 前記第5ドーピング領域は、第3ドーピング領域の下部に位置することを特徴とする請求項1に記載の静電気放電保護素子。
- 前記基板内に形成され、前記第1ドーピング領域ないし第5ドーピング領域を囲む第1ウェルをさらに備えることを特徴とする請求項1に記載の静電気放電保護素子。
- 前記第1ウェル内に形成され、前記第5ドーピング領域の下部に前記第1ウェルより高いドーピング濃度で形成された第2ウェルをさらに備えることを特徴とする請求項10に記載の静電気放電保護素子。
- 前記第1ウェル及び第2ウェルは、互いに同じ導電型で形成されていることを特徴とする請求項11に記載の静電気放電保護素子。
- 前記ゲート電極の両側壁に形成されたスペーサをさらに備えることを特徴とする請求項1に記載の静電気放電保護素子。
- 前記第4ドーピング領域及び第5ドーピング領域は、前記スペーサにアラインして前記基板内に形成されていることを特徴とする請求項13に記載の静電気放電保護素子。
- 基板上にゲート電極を形成するゲート電極形成ステップと、
前記ゲート電極の両側に露出する前記基板内に互いに同じ導電型で第1ドーピング領域及び第2ドーピング領域を形成する第1及び第2ドーピング領域形成ステップと、
前記第2ドーピング領域内に前記第1ドーピング領域及び第2ドーピング領域とは逆導電型で第3ドーピング領域を形成する第3ドーピング領域形成ステップと、
前記ゲート電極から離隔し、前記ゲート電極の両側に露出する前記基板内に前記第1ドーピング領域及び第2ドーピング領域と同じ導電型で第4ドーピング領域及び第5ドーピング領域を形成する第4及び第5ドーピング領域形成ステップと、
を含むことを特徴とする静電気放電保護素子の製造方法。 - 前記第3ドーピング領域は、前記ゲート電極の側壁から離隔して形成されることを特徴とする請求項15に記載の静電気放電保護素子の製造方法。
- 前記第3ドーピング領域は、前記ゲート電極の側壁から0.2μm〜0.5μm離隔して形成されることを特徴とする請求項16に記載の静電気放電保護素子の製造方法。
- 前記第4及び第5ドーピング領域形成ステップの後に、
前記第3ドーピング領域の一部に接するように前記第3ドーピング領域上に接続部を形成する接続部形成ステップをさらに含むことを特徴とする請求項15に記載の静電気放電保護素子の製造方法。 - 前記接続部は、金属シリサイド層で形成されることを特徴とする請求項18に記載の静電気放電保護素子の製造方法。
- 前記接続部は、前記ゲート電極から0.3μm〜5μm離隔して形成されることを特徴とする請求項18に記載の静電気放電保護素子の製造方法。
- 前記ゲート電極形成ステップの前に、
前記基板内に前記第1ドーピング領域ないし第5ドーピング領域を囲む第1ウェルを形成する第1ウェル形成ステップをさらに含むことを特徴とする請求項15に記載の静電気放電保護素子の製造方法。 - 前記第1ウェル形成ステップの後に、
前記第5ドーピング領域の下部に前記第1ウェルより高いドーピング濃度を有する第2ウェルを形成する第2ウェル形成ステップをさらに含むことを特徴とする請求項21に記載の静電気放電保護素子の製造方法。 - 前記第1ウェル及び第2ウェルは、互いに同じ導電型で形成されることを特徴とする請求項22に記載の静電気放電保護素子の製造方法。
- 前記第3ドーピング領域形成ステップは、
前記第3ドーピング領域が形成される領域が開放された感光膜パターンを形成するステップと、
前記感光膜パターンをイオン注入マスクとして用いたイオン注入工程により、前記第2ドーピング領域内に前記第3ドーピング領域を形成するステップと、
を含むことを特徴とする請求項15に記載の静電気放電保護素子の製造方法。 - 前記イオン注入工程は、1×1014〜2×1015atoms/cm2のドーズ量で行われることを特徴とする請求項24に記載の静電気放電保護素子の製造方法。
- 前第3ドーピング領域は、1000Å〜2000Åの厚さに形成されることを特徴とする請求項24に記載の静電気放電保護素子の製造方法。
- 前記第3ドーピング領域形成ステップの後に、
熱処理工程を行うステップをさらに含むことを特徴とする請求項15に記載の静電気放電保護素子の製造方法。 - 前記第3ドーピング領域形成ステップの後に、
前記ゲート電極の両側壁にスペーサを形成するステップをさらに含むことを特徴とする請求項15に記載の静電気放電保護素子の製造方法。 - 前記第3ドーピング領域は、前記スペーサにアラインして形成されることを特徴とする請求項28に記載の静電気放電保護素子の製造方法。
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