KR20000003588A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판의 p-well 영역에 소자분리절연막을 형성하고, 상기 소자분리절연막과 드레인영역의 가장자리 사이에 소정의 공간을 제외한 부분에 n+불순물을 임플란트시켜 소오스/드레인영역을 형성한 다음, n-well 영역상에 소오스/드레인으로 예정되는 부분과 상기 p-well 영역 상의 소자분리절연막과 드레인영역의 가장자리 사이에 소정의 공간에 동시에 p+불순물을 임플란트시켜 추가 임플란트공정을 실시하지 않고 드레인의 접합 브레이크다운 전압을 낮춤으로써 정전기(electrostatic discharge, 이하 ESD 라 함)재핑시 드레인의 가장자리에서 열이 적게 발생하여 ESD 내성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 ESD 구조 형성공정에서 접합 브레이크다운 전압을 낮추어 ESD 내성을 향상시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩으로 전달되어 패키지된 후 사용되는데, 웨이퍼 상태에서나 패키지 상태에서 제조 공정중이나 운반 중에 인체에 의해 발생되는 ESD가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴하게 된다.
이러한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(junction spiking), 산화막 파열(rupture) 현상 등을 일으키기 때문이다.
이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방지용 회로를 삽입하여야만 정전기 방전으로 인한 반도체소자의 손상을 방지할 수 있게 된다.
반도체소자가 고집적화되어 갈수록 상기와 같은 ESD에 대한 소자의 파괴보호를 위한 대항방법이 설계상으로 많은 제약을 받게 된다.
이하, 도시되어 있지는 않지만 종래기술에 따른 반도체소자의 제조방법을 설명하기로 한다.
기존의 소자분리절연막 구조는 두가지가 있는데, 그 중 하나는 드레인의 가장자리와 소자분리절연막 사이에 간격을 두는 것이고, 다른 하나는 드레인과 소오스의 가장자리의 일부가 소자분리절연막의 하부로 들어가는 구조이다.
상기와 같이 종래 기술에 따른 반도체소자의 소자분리절연막의 구조는 드레인의 접합 브레이크다운 전압이 높아서 ESD 재핑시 트랜지스터의 턴온이 빨리 일어나지 않아 드레인의 가장자리에서 열이 많이 발생하여 ESD 내성이 작은 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자분리절연막과 제2도전형 불순물층인 드레인영역의 가장자리 사이에 제1도전형의 고농도 불순물을 임플란트하여 드레인영역의 정션브레이크다운 전압을 낮춤으로써 ESD 재핑시 드레인 영역의 가장자리에 열이 적게 발생하게 하여 ESD 내성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명>
10 : 반도체기판 20 : 패드산화막
30 : 패드다결정실리콘막 40 : 패드질화막
50 : 감광막 패턴 60 : 소자분리절연막
70 : 드레인영역 80 : 소오스영역
90 : p+확산층
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
제1도전형의 반도체기판에서 ESD용 트랜지스터로 예정되어 있는 부분의 일측에 소자분리절연막을 형성하는 공정과,
상기 소자분리절연막의 양측에 소오스 및 드레인영역을 제2도전형 불순물로 형성하되, 드레인은 소자분리절연막과 일정 부분 이격시켜 형성하는 공정과,
상기 소자분리절연막과 일정 부분 이격되어 있는 부분에 제1도전형 불순물영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명한다.
도 1 내지 도 4 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, p형 반도체기판(10)의 원하는 부분에 원하는 종류의 불순물을 임플란트시켜 n-well 및 p-well을 형성한다.
그 다음, 상기 반도체기판(10) 상부에 패드산화막(20), 패드다결정실리콘막(30) 및 패드질화막(40)을 순차적으로 형성하고, 상기 패드질화막(40) 상부에 상기 반도체기판(10)의 p-well 영역에 소자분리 영역으로 예정되는 부분을 노출시키는 감광막 패턴(50)을 형성한다. (도 1참조)
그리고, 상기 감광막 패턴(50)을 식각마스크로 사용하여 상기 패드질화막(40), 패드다결정실리콘층(30) 및 패드산화막(20)을 순차적으로 식각하여 소자분리영역으로 예정되는 부분의 반도체기판(10)을 노출시키고, 상기 감광막 패턴(50)을 제거한다. (도 2참조)
다음, 상기 패드질화막(40), 패드다결정실리콘층(30) 및 패드산화막(20)을 소자분리마스크로 사용하여 상기 노출된 반도체기판(10)을 산화시켜 소자분리절연막(60)을 형성한다.
그 다음, 상기 패드질화막(40), 패드다결정실리콘층(30) 및 패드산화막(20)을 제거한다.
그 후, 상기 구조 상부에 게이트 절연막(도시않됨), 게이트 전극용 도전층(도시않됨) 및 마스크절연막 등을 순차적으로 형성한 다음, 게이트 전극용 마스크를 사용한 식각공정으로 상기 n-well 상부에 마스크절연막이 적층되어 있는 게이트 전극을 형성한다.
다음, 상기 구조 상부에 상기 p-well 영역의 반도체기판(10) 상부에 소오스/드레인 영역으로 예정되는 부분을 노출시키고, 상기 소자분리절연막(60)과 드레인 영역의 가장자리 사이의 일정부분을 보호하는 n+ 임플란트 마스크(도시않됨)을 형성하고, 상기 n+ 임플란트 마스크를 사용하여 임플란트공정을 실시하여 소오스영역(80) 및 드레인영역(70)을 형성한다. 이기서, 상기 소자분리절연막(60)이 게이트 전극역할을 한다. (도 3참조)
그 다음, 상기 n+ 임플란트 마스크를 제거하고, 상기 구조 상부에 반도체기판(10)의 n-well영역에서 소오스/드레인 영역으로 예정되는 부분을 노출시키고, 상기 p-well 영역에서 상기 드레인영역(70)의 가장자리와 소자분리절연막(60) 사이의 일정부분을 노출시키는 p+ 임플란트 마스크(도시않됨)를 형성한다.
그리고, 상기 p+마스크를 사용한 임플란트 공정을 실시하여 n-well영역 상에 소오스/드레인영역을 형성하는 동시에 상기 p-well 영역상의 상기 드레인영역(70)의 가장자리와 소자분리절연막(60) 사이에 p+확산층(90)을 형성하고, 상기 p+ 임플란트 마스크를 제거한다. (도 4참조)
또한, 상기 p+ 임플란트 마스크를 상기 소자분리절연막(60)과 드레인영역(70) 사이 뿐만아니라 소자분리절연막(60)과 소오스영역(80) 사이를 노출하도록 형성하여 상기 소자분리절연막(60)과 소오스영역(80) 사이에도 p+불순물을 임플란트시켜 p+확산층을 형성할 수 있다.
그리고, 상기 드레인영역(70)과 상기 소자분리절연막(60) 사이와 상기 소오스영역(80)과 상기 소자분리절연막(60) 사이를 동시에 노출시켜 상기와 같은 방법으로 p+ 임플란트시켜 p+확산층을 형성할 수 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 반도체기판의 p-well 영역에 소자분리절연막을 형성하고, 상기 소자분리절연막과 드레인영역의 가장자리 사이에 소정의 공간을 제외한 부분에 n+불순물을 임플란트시켜 소오스/드레인영역을 형성한 다음, n-well 영역상에 소오스/드레인으로 예정되는 부분과 상기 p-well 영역 상의 소자분리절연막과 드레인영역의 가장자리 사이에 소정의 공간에 동시에 p+불순물을 임플란트시켜 추가 임플란트공정을 실시하지 않고 드레인의 접합 브레이크다운 전압을 낮춤으로써 ESD 재핑시 드레인의 가장자리에서 열이 적게 발생하여 ESD 내성을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 제1도전형의 반도체기판에서 ESD용 트랜지스터로 예정되어 있는 부분의 일측에 소자분리절연막을 형성하는 공정과,
    상기 소자분리절연막의 양측에 소오스 및 드레인영역을 제2도전형 불순물로 형성하되, 드레인은 소자분리절연막과 일정 부분 이격시켜 형성하는 공정과,
    상기 소자분리절연막과 일정 부분 이격되어 있는 부분에 제1도전형 불순물영역을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1도전형 및 제2도전형은 서로 반대도전형으로서 p 형 및 n형인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소오스영역과 소자분리절연막 사이에 제1도전형 불순물영역을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 소오스영역과 드레인영역을 소자분리절연막과 일정부분 이격시켜 형성 한 다음, 상기 이격된 부분에 제1도전형 불순물영역을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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