JPH05136405A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05136405A JPH05136405A JP32387591A JP32387591A JPH05136405A JP H05136405 A JPH05136405 A JP H05136405A JP 32387591 A JP32387591 A JP 32387591A JP 32387591 A JP32387591 A JP 32387591A JP H05136405 A JPH05136405 A JP H05136405A
- Authority
- JP
- Japan
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- impurity layer
- junction
- mos transistor
- junction breakdown
- conductivity type
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Abstract
(57)【要約】
【目的】静電破壊に対する信頼性を高めると共に、高集
積化、高速化を可能にする。 【構成】ＬＤＤ構造のＭＯＳトランジスタ１４のドレイ
ンを構成しているＮ+ 型の不純物層１７の下面にＰ+ 型
の不純物層２８が埋め込み形成されており、不純物層１
７と不純物層２８との間の接合耐圧がその他の部分の接
合耐圧よりも低い。このため、帯電によって不純物層１
７の電位が高くなると、不純物層１７と不純物層２８と
の間の接合が最初に降伏して半導体基板１１へ静電気が
放電され、その他の接合は降伏しない。一方、不純物層
の下面は一般に側面に比べて面積が広いので、不純物層
１７、２８間の接合面積を広くすることができる。従っ
て、これらの間で流れる接合降伏電流の密度を低くする
ことができ、接合破壊が生じにくい。
積化、高速化を可能にする。 【構成】ＬＤＤ構造のＭＯＳトランジスタ１４のドレイ
ンを構成しているＮ+ 型の不純物層１７の下面にＰ+ 型
の不純物層２８が埋め込み形成されており、不純物層１
７と不純物層２８との間の接合耐圧がその他の部分の接
合耐圧よりも低い。このため、帯電によって不純物層１
７の電位が高くなると、不純物層１７と不純物層２８と
の間の接合が最初に降伏して半導体基板１１へ静電気が
放電され、その他の接合は降伏しない。一方、不純物層
の下面は一般に側面に比べて面積が広いので、不純物層
１７、２８間の接合面積を広くすることができる。従っ
て、これらの間で流れる接合降伏電流の密度を低くする
ことができ、接合破壊が生じにくい。
Description
【０００１】
【産業上の利用分野】本発明は、不純物層を有してお
り、この不純物層の周囲にＰＮ接合が形成されている半
導体装置に関するものである。
り、この不純物層の周囲にＰＮ接合が形成されている半
導体装置に関するものである。
【０００２】
【従来の技術】図２は、ＮチャネルＭＯＳトランジスタ
の一従来例を示している。この一従来例では、Ｐ- 型の
半導体基板１１の素子分離領域に、フィールド酸化膜１
２とチャネルストッパであるＰ型の不純物層１３とが形
成されている。
の一従来例を示している。この一従来例では、Ｐ- 型の
半導体基板１１の素子分離領域に、フィールド酸化膜１
２とチャネルストッパであるＰ型の不純物層１３とが形
成されている。
【０００３】半導体基板１１の素子活性領域の表面には
ＭＯＳトランジスタ１４のゲート酸化膜１５が形成され
ており、このゲート酸化膜１５上にゲート電極１６が形
成されている。素子活性領域の半導体基板１１中には、
Ｎ+ 型の不純物層１７とＮ型の不純物層１８とが形成さ
れており、これらの不純物層１７、１８でＭＯＳトラン
ジスタ１４のソース／ドレインが構成されている。
ＭＯＳトランジスタ１４のゲート酸化膜１５が形成され
ており、このゲート酸化膜１５上にゲート電極１６が形
成されている。素子活性領域の半導体基板１１中には、
Ｎ+ 型の不純物層１７とＮ型の不純物層１８とが形成さ
れており、これらの不純物層１７、１８でＭＯＳトラン
ジスタ１４のソース／ドレインが構成されている。
【０００４】ゲート電極１６等は層間絶縁膜２１に覆わ
れており、この層間絶縁膜２１等に開孔されているコン
タクト孔２２を介して、上層の配線層２３が不純物層１
７にコンタクトしている。ＭＯＳトランジスタ１４が高
集積化されてくると、図２（ａ）に示した様にＬＤＤ構
造が採用されており、またゲート酸化膜１５等が薄膜化
されてきている。
れており、この層間絶縁膜２１等に開孔されているコン
タクト孔２２を介して、上層の配線層２３が不純物層１
７にコンタクトしている。ＭＯＳトランジスタ１４が高
集積化されてくると、図２（ａ）に示した様にＬＤＤ構
造が採用されており、またゲート酸化膜１５等が薄膜化
されてきている。
【０００５】ところで、製造工程中におけるＲＩＥやプ
ラズマ増速ＣＶＤ等のプラズマ処理で配線層２３が帯電
したり、また製品としてパッケージに組み込んだ後に配
線層２３が帯電したりすると、不純物層１７の電位が高
くなる。
ラズマ増速ＣＶＤ等のプラズマ処理で配線層２３が帯電
したり、また製品としてパッケージに組み込んだ後に配
線層２３が帯電したりすると、不純物層１７の電位が高
くなる。
【０００６】ところが、上述の様にＬＤＤ構造が採用さ
れていると、形状等による効果のために、Ｎ+ 型の不純
物層１７よりもＮ型の不純物層１８の方が接合降伏を生
じ易い。そして、図２（ｂ）に示す様に、ゲート電極１
６のうちでコンタクト孔２２に最も近い部分が接合降伏
部２４となり、この接合降伏部２４とコンタクト孔２２
とを結ぶ電流経路２５を接合降伏電流が流れる。
れていると、形状等による効果のために、Ｎ+ 型の不純
物層１７よりもＮ型の不純物層１８の方が接合降伏を生
じ易い。そして、図２（ｂ）に示す様に、ゲート電極１
６のうちでコンタクト孔２２に最も近い部分が接合降伏
部２４となり、この接合降伏部２４とコンタクト孔２２
とを結ぶ電流経路２５を接合降伏電流が流れる。
【０００７】この結果、接合降伏電流が接合降伏部２４
に集中し、接合降伏電流の密度が高くなって、接合降伏
部２４で接合破壊が生じる。また、接合降伏部２４で発
生したホットキャリアがゲート酸化膜１５に注入され、
上述の様にゲート酸化膜１５等が薄膜化されてくるとこ
のゲート酸化膜１５が破壊されたり、ＭＯＳトランジス
タ１４の特性が変動したりする。
に集中し、接合降伏電流の密度が高くなって、接合降伏
部２４で接合破壊が生じる。また、接合降伏部２４で発
生したホットキャリアがゲート酸化膜１５に注入され、
上述の様にゲート酸化膜１５等が薄膜化されてくるとこ
のゲート酸化膜１５が破壊されたり、ＭＯＳトランジス
タ１４の特性が変動したりする。
【０００８】そこで、配線層２３が帯電しても接合降伏
を一様に生じさせて接合降伏電流の集中を回避し、これ
によって上述の様な静電破壊を防止するために、図３
（ａ）に示す様にＮ+ 型の不純物層１７のみでソース／
ドレインを形成したり、図３（ｂ）に示す様にゲート電
極１６とコンタクト孔２２との間の距離を長くしたり、
図３（ｃ）に示す様にコンタクト孔２２をゲート電極１
６に沿って長くしたりすることが考えられている。
を一様に生じさせて接合降伏電流の集中を回避し、これ
によって上述の様な静電破壊を防止するために、図３
（ａ）に示す様にＮ+ 型の不純物層１７のみでソース／
ドレインを形成したり、図３（ｂ）に示す様にゲート電
極１６とコンタクト孔２２との間の距離を長くしたり、
図３（ｃ）に示す様にコンタクト孔２２をゲート電極１
６に沿って長くしたりすることが考えられている。
【０００９】
【発明が解決しようとする課題】しかし、図３（ａ）に
示した様にＮ+ 型の不純物層１７のみでソース／ドレイ
ンを形成すると、ホットキャリアが発生するので、この
様なＭＯＳトランジスタ１４は内部処理回路では使用で
きない。従って、入出力回路では図３（ａ）に示した非
ＬＤＤ構造にしても、内部処理回路では図２（ａ）に示
したＬＤＤ構造にする必要があり、製造工程が複雑にな
る。
示した様にＮ+ 型の不純物層１７のみでソース／ドレイ
ンを形成すると、ホットキャリアが発生するので、この
様なＭＯＳトランジスタ１４は内部処理回路では使用で
きない。従って、入出力回路では図３（ａ）に示した非
ＬＤＤ構造にしても、内部処理回路では図２（ａ）に示
したＬＤＤ構造にする必要があり、製造工程が複雑にな
る。
【００１０】また、図３（ｂ）に示した様にゲート電極
１６とコンタクト孔２２との間の距離を長くしたり、図
３（ｃ）に示した様にコンタクト孔２２を長くしたりす
ると、パターン自体やパターン上の制約が大きくなる。
従って、図３（ｂ）（ｃ）の構造も、入出力回路の大き
なＭＯＳトランジスタには使用することができても、内
部処理回路には使用することができない。
１６とコンタクト孔２２との間の距離を長くしたり、図
３（ｃ）に示した様にコンタクト孔２２を長くしたりす
ると、パターン自体やパターン上の制約が大きくなる。
従って、図３（ｂ）（ｃ）の構造も、入出力回路の大き
なＭＯＳトランジスタには使用することができても、内
部処理回路には使用することができない。
【００１１】しかも、図３（ａ）〜（ｃ）の構造では、
ドレインの端部で接合降伏を一様に生じさせても、この
端部で発生したホットキャリアがゲート酸化膜１５に注
入され、ＭＯＳトランジスタ１４の特性が変動する可能
性は依然として存在している。
ドレインの端部で接合降伏を一様に生じさせても、この
端部で発生したホットキャリアがゲート酸化膜１５に注
入され、ＭＯＳトランジスタ１４の特性が変動する可能
性は依然として存在している。
【００１２】
【課題を解決するための手段】本発明による半導体装置
では、第１導電型の不純物層１７の下面の少なくとも一
部に第２導電型の不純物層２８が設けられており、前記
第１及び第２導電型の不純物層１７、２８間の接合耐圧
Ｖa が前記第１導電型の不純物層１７と前記第２導電型
の不純物層２８以外の部分との間の接合耐圧Ｖb 、
Ｖc 、Ｖd よりも低い。
では、第１導電型の不純物層１７の下面の少なくとも一
部に第２導電型の不純物層２８が設けられており、前記
第１及び第２導電型の不純物層１７、２８間の接合耐圧
Ｖa が前記第１導電型の不純物層１７と前記第２導電型
の不純物層２８以外の部分との間の接合耐圧Ｖb 、
Ｖc 、Ｖd よりも低い。
【００１３】
【作用】本発明による半導体装置では、帯電によって第
１導電型の不純物層１７の電位が高くなると、この第１
導電型の不純物層１７と第２導電型の不純物層２８以外
の部分との間で接合降伏が生じる前に、第１及び第２導
電型の不純物層１７、２８間で接合降伏が生じる。一
方、不純物層の下面は一般に側面に比べて面積が広いの
で、第１及び第２導電型の不純物層１７、２８間の接合
面積を広くすることができる。従って、これらの間で流
れる接合降伏電流の密度を低くすることができ、接合破
壊が生じにくい。
１導電型の不純物層１７の電位が高くなると、この第１
導電型の不純物層１７と第２導電型の不純物層２８以外
の部分との間で接合降伏が生じる前に、第１及び第２導
電型の不純物層１７、２８間で接合降伏が生じる。一
方、不純物層の下面は一般に側面に比べて面積が広いの
で、第１及び第２導電型の不純物層１７、２８間の接合
面積を広くすることができる。従って、これらの間で流
れる接合降伏電流の密度を低くすることができ、接合破
壊が生じにくい。
【００１４】また、第１及び第２導電型の不純物層１
７、２８間で接合降伏が生じても、この部分は第１導電
型の不純物層１７の下面であるので、この部分で発生し
たホットキャリアがゲート絶縁膜１５やフィールド絶縁
膜１２の端部に注入されることはない。従って、これら
の絶縁膜１５、１２の破壊やトランジスタ１４等の特性
の変動を生じない
７、２８間で接合降伏が生じても、この部分は第１導電
型の不純物層１７の下面であるので、この部分で発生し
たホットキャリアがゲート絶縁膜１５やフィールド絶縁
膜１２の端部に注入されることはない。従って、これら
の絶縁膜１５、１２の破壊やトランジスタ１４等の特性
の変動を生じない
【００１５】
【実施例】以下、ＮチャネルＭＯＳトランジスタに適用
した本発明の一実施例を、図１を参照しながら説明す
る。なお、図２に示した一従来例と同一の構成部分に
は、同一の符号を付してある。
した本発明の一実施例を、図１を参照しながら説明す
る。なお、図２に示した一従来例と同一の構成部分に
は、同一の符号を付してある。
【００１６】本実施例の製造に際しても、図１（ａ）に
示す様に、レジスト２６をマスクにして、ＬＤＤ構造の
ＭＯＳトランジスタ１４のドレインを構成しているＮ+
型の不純物層１７に達するコンタクト孔２２を層間絶縁
膜２１等に開孔するまでは、図２に示した一従来例を製
造する場合と同様の工程を実行する。
示す様に、レジスト２６をマスクにして、ＬＤＤ構造の
ＭＯＳトランジスタ１４のドレインを構成しているＮ+
型の不純物層１７に達するコンタクト孔２２を層間絶縁
膜２１等に開孔するまでは、図２に示した一従来例を製
造する場合と同様の工程を実行する。
【００１７】しかし、本実施例では、コンタクト孔２２
の開孔に引き続いて、レジスト２６をそのままマスクに
して、不純物層１７とは逆導電型つまり半導体基板１１
と同一導電型の不純物２７、例えばＢを、不純物層１７
の下面に位置する様にイオン注入する。
の開孔に引き続いて、レジスト２６をそのままマスクに
して、不純物層１７とは逆導電型つまり半導体基板１１
と同一導電型の不純物２７、例えばＢを、不純物層１７
の下面に位置する様にイオン注入する。
【００１８】次に、アニールを行って、図１（ｂ）に示
す様に、不純物２７から、不純物層１７の下面に位置す
るＰ+ 型の不純物層２８を埋め込み形成する。この時、
不純物層１７と不純物層２８との間の接合耐圧をＶa 、
不純物層１８と半導体基板１１との間の接合耐圧を
Ｖb 、不純物層１７と不純物層１３との間の接合耐圧を
Ｖc 、不純物層１７と半導体基板１１との間の接合耐圧
をＶd とし、電源電圧をＶccとした場合に、 Ｖcc＜Ｖa ＜Ｖb ＜Ｖc ＜Ｖd となる様に、不純物層２８の形成条件を設定する。
す様に、不純物２７から、不純物層１７の下面に位置す
るＰ+ 型の不純物層２８を埋め込み形成する。この時、
不純物層１７と不純物層２８との間の接合耐圧をＶa 、
不純物層１８と半導体基板１１との間の接合耐圧を
Ｖb 、不純物層１７と不純物層１３との間の接合耐圧を
Ｖc 、不純物層１７と半導体基板１１との間の接合耐圧
をＶd とし、電源電圧をＶccとした場合に、 Ｖcc＜Ｖa ＜Ｖb ＜Ｖc ＜Ｖd となる様に、不純物層２８の形成条件を設定する。
【００１９】不純物層２８の接合形状は、不純物２７を
イオン注入する際のエネルギ、不純物２７の拡散定数、
不純物層２８を形成するためのアニールの温度によって
決定される。従って、接合形状が均一な不純物層２８を
安定的に形成することが可能である。その後、図１
（ｃ）に示す様に、コンタクト孔２２を介して不純物層
１７にコンタクトする上層の配線層２３を形成する。
イオン注入する際のエネルギ、不純物２７の拡散定数、
不純物層２８を形成するためのアニールの温度によって
決定される。従って、接合形状が均一な不純物層２８を
安定的に形成することが可能である。その後、図１
（ｃ）に示す様に、コンタクト孔２２を介して不純物層
１７にコンタクトする上層の配線層２３を形成する。
【００２０】以上の様にして製造した本実施例では、製
造工程中や製品としてパッケージに組み込んだ後に配線
層２３が帯電して不純物層１７の電位が高くなると、上
述の条件から不純物層１７と不純物層２８との間の接合
が最初に降伏し、不純物層２８を介して半導体基板１１
へ静電気が放電される。このため、不純物層１７と不純
物層２８との間の接合以外の接合は降伏しない。
造工程中や製品としてパッケージに組み込んだ後に配線
層２３が帯電して不純物層１７の電位が高くなると、上
述の条件から不純物層１７と不純物層２８との間の接合
が最初に降伏し、不純物層２８を介して半導体基板１１
へ静電気が放電される。このため、不純物層１７と不純
物層２８との間の接合以外の接合は降伏しない。
【００２１】なお、以上の実施例はＮチャネルＭＯＳト
ランジスタに本発明を適用したものであるが、例えばＣ
ＭＯＳトランジスタのＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタとの両方に対して本発明
を適用する場合は、Ａｌ配線用のコンタクト孔を開孔し
た後に、補償イオン注入用のマスクをそのまま用いた不
純物２７等のイオン注入で不純物層２８等を形成するこ
とができる。
ランジスタに本発明を適用したものであるが、例えばＣ
ＭＯＳトランジスタのＮチャネルＭＯＳトランジスタと
ＰチャネルＭＯＳトランジスタとの両方に対して本発明
を適用する場合は、Ａｌ配線用のコンタクト孔を開孔し
た後に、補償イオン注入用のマスクをそのまま用いた不
純物２７等のイオン注入で不純物層２８等を形成するこ
とができる。
【００２２】また、上述の実施例はＭＯＳトランジスタ
に本発明を適用したものであるが、本発明はＭＯＳトラ
ンジスタ以外の一般の半導体装置にも適用することがで
きる。
に本発明を適用したものであるが、本発明はＭＯＳトラ
ンジスタ以外の一般の半導体装置にも適用することがで
きる。
【００２３】
【発明の効果】本発明による半導体装置では、帯電によ
って第１導電型の不純物層の電位が高くなっても、接合
破壊が生じにくく、またゲート絶縁膜及びフィールド絶
縁膜の破壊やトランジスタ等の特性の変動を生じないの
で、静電破壊に対する信頼性が高い。
って第１導電型の不純物層の電位が高くなっても、接合
破壊が生じにくく、またゲート絶縁膜及びフィールド絶
縁膜の破壊やトランジスタ等の特性の変動を生じないの
で、静電破壊に対する信頼性が高い。
【００２４】また、この様に静電破壊に対する信頼性が
高いので、入出保護回路を縮小して高集積化を図ると共
に、入出保護回路の縮小に伴う接合面積の縮小で寄生接
合容量を小さくして高速化を図ることもできる。
高いので、入出保護回路を縮小して高集積化を図ると共
に、入出保護回路の縮小に伴う接合面積の縮小で寄生接
合容量を小さくして高速化を図ることもできる。
【図１】本発明の一実施例を製造するための工程を順次
に示す側断面図である。
に示す側断面図である。
【図２】本発明の一従来例を示しており、（ａ）は
（ｂ）のａ−ａ線に沿う側断面図、（ｂ）は平面図であ
る。
（ｂ）のａ−ａ線に沿う側断面図、（ｂ）は平面図であ
る。
【図３】従来の静電破壊対策のための構造を示す平面図
である。
である。
１７ 不純物層 ２８ 不純物層
Claims (1)
- 【請求項１】第１導電型の不純物層の下面の少なくとも
一部に第２導電型の不純物層が設けられており、 前記第１及び第２導電型の不純物層間の接合耐圧が前記
第１導電型の不純物層と前記第２導電型の不純物層以外
の部分との間の接合耐圧よりも低い半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32387591A JPH05136405A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32387591A JPH05136405A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136405A true JPH05136405A (ja) | 1993-06-01 |
Family
ID=18159577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32387591A Pending JPH05136405A (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136405A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950034760A (ko) * | 1994-03-15 | 1995-12-28 | 이토 기요시 | 반도체 장치 및 그 제조방법 |
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2002305299A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2008034737A (ja) * | 2006-07-31 | 2008-02-14 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US8558307B2 (en) | 2007-12-18 | 2013-10-15 | Sanyo Semiconductor Co., Ltd. | Semiconductor device with diffused MOS transistor and manufacturing method of the same |
| WO2017081916A1 (ja) * | 2015-11-12 | 2017-05-18 | ソニー株式会社 | 電界効果トランジスタ、および半導体装置 |
-
1991
- 1991-11-12 JP JP32387591A patent/JPH05136405A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950034760A (ko) * | 1994-03-15 | 1995-12-28 | 이토 기요시 | 반도체 장치 및 그 제조방법 |
| JP2002134743A (ja) * | 2000-10-24 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
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| US10438943B2 (en) | 2015-11-12 | 2019-10-08 | Sony Semiconductor Solutions Corporation | Field-effect transistor and semiconductor device |
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