JPH02178965A - 絶縁分離型電界効果半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体基板上の絶縁体上に半導体基体を形成
し、この半導体基体にＭ　ＯＳ　ｌ＝　Ｅ　Ｔ等の回路
素子を形成する所謂Ｓ　Ｏｒ　（５ｉｌｉｃｏｎ　０ｎ
Ｉｎｓｕｌａｔｏｒ　）構造の半導体装置に関するもの
である。

［従来の技術］ ＳＯＩ素子は絶縁体上に半導体膜によりＭ　ＯＳ　Ｆ　
Ｅ　Ｔ等を形成するもので、素子分離を完全に行うこと
ができる。また、このＳＯＩ素子は寄生素子が生じない
等の利点を有し動作の高速化および高集積化が可能であ
る。

このＳＯＩ構造の半導体装置においては、絶縁体の下側
にある半導体基板にも半導体素子が形成されるので該半
導体基板に所定の電位が与えられる。この基板電位によ
ってＳＯＩ素子中の絶縁体との界面に反転層が形成され
る。これにより該反転層が形成するバックチャネルによ
って該ＳＯＩ素子に形成されるＭＯ８ＦＥ丁等の電気特
性が変化するという問題があり、上記バックチャネルの
発生が防止されることが要望されている。

このバックチャネルの発生を防止するためのＳＯＩ型半
導体装置が、特１７ｆｌ昭６２−１８３５４４号公報（
以下第１従来例と称す）及び特開昭６２−３５５６３号
公報（以下第２従来例と称す）に提案されている。

第１従来例で提案された８０１型半導体装置においては
、ＳＯＩ型素子の下部に形成されているフィールド酸化
膜（絶縁膜）の開口部にバックチャネル発生防止のため
の電圧が印加される金属配線が設（プられ、この絶縁膜
の下側領域づなわらシリコン基板内にｎ型及びｎ型の導
電層が交互に積層され１＝　＊造を成している。

かかるＳＯＩ型半導体装四においては、素子が動作中、
シリコン基板に電位が印加されてもＳＯｒ型素子の絶縁
膜との界面に反転層を形成しないような電位を金属配線
に印加することによりバックチャネル発生の防止を意図
している。

一方、第２従来例で提案され７ｊＳＯＩ型半導体装置に
おいては、Ｓ○■素子に対して絶縁膜を介在しＩｃ状態
で導電体を設（〕、この導電体に所定の電位を印加する
ことにより絶縁膜上部との界面に生じるＳＯＩ素了のバ
ックチャネルの防止を意図している。

［発明が解決しようとする課題］ ところで第１従来例で提案されたＳＯＩ型′４ＩＦ体装
置にあっては、絶縁膜下側のシリコン基板においてｎ型
及びｎ型導電層を交互に形成しているため奇生トランジ
スタが形成される危険がある。

このためシリコン基板と金属配線間のリーク電流、また
寄生１〜ランジスタのＯＮ動作にＪ：り不要な電流が流
れるおそれがある。

また、第１従来例及び第２従来例で提案されたＳＯＩ型
半導体装置にあっては、ＳＯＩ素子のチャネル直下に直
接電位が印加できる構成を有していないため、絶縁膜の
膜厚のバック°ＬやＳＯＩ索子のゲート電極に与える電
圧の印加状態によってはバックチャネルの防止に支障を
きたすおそれがある。

更にＳＯＩ構造を有する電界効果半導体装置においては
活性層の膜厚が薄い場合、ソース及びドレイン領域は絶
縁体進達する。この為空乏層はチャネル形成領域全域に
拡ってしまいチャネル形成領域の電位を固定することが
困難である。このため半導体基板内に素子が形成されて
いる場合には、該素子のＯＮ、ＯＦ＋−の状態によって
この半導体基板の電位が変化し、絶縁体を介して容量結
合されている絶縁分離型半導体装置（Ｓｏ　Ｉ素子）の
チャネル形成領域の電位が変化し、しぎい値電圧やドレ
イン電流が変動し、ＳＯ■索ｆの電気特性に悪影響を及
ぼＪ−０ 本発明は、上述した課題に鑑みてなされたもので、その
目的としては、ＳＯＩ素子の電気特性が安定な状態でバ
ックチャネルの防止を確実に行うことのできる絶縁分離
型電界効果半導体装置を提供することにある。

［課題を解決するだめの手段］ 上記課題を解決するために、本願発明は、半導体基板上
に形成された絶縁体と、前記絶縁体上に形成されチャネ
ル領域及びソース・ドレイン領域を含むＳＯｒ型半導体
素子と、を有した絶縁分離型ＮＷ効果半導体装置におい
て、前記チャネル領域の直下に配置されるとともに、少
なくとも前記絶縁体上に形成されおよび／または前記絶
縁体に埋め込まれその一体組み合わゼの上面は平面状に
形成され、前記チャネル領域とは電気的に導通し前記ソ
ース・ドレイン領域とは電気的に分離された導電体を備
えている。

［作用］ 上記構成において、Ｓ電体はチャネル直下に設けられる
とともにこのチャネル領域とは電気的に導通しているの
で、半導体基板にいかなる電位が与えられても、導電体
にバイアス電圧が印加されることによりＳＯ■素子の電
気特性は安定な状態を保持してバックチャネル発生を防
止する。

また、導電体と半導体基板は絶縁体を介して分離されて
いるので、半導体基板とのリーク電流はきわめて少ない
。

［実施例］ 以下、本発明の実施例を添付図面に基づぎ具体的に説明
する。第１図は本発明を適用した１つ導体装置の第１実
施例を示す模式側断面図（２）及び平面図（ハ）である
。以下１例としてＮチャネルＳＯＩ型Ｍ　ＯＳ　Ｆ　Ｉ
Ｅ　Ｔの場合について説明する。

第１図面は第１図（ハ）の、ＩＡ線側断面を模式的に示
すものである。そして１０はシリコン基板（半導体基板
）、２０はフィールド酸化膜（絶縁体）、２１はバイア
ス用導電膜（導電体）、３０はＳＯＩ基体、３１はＭＯ
ＳＦＥＴのゲート酸化膜、３２ａおよび３２ｂはソース
・ドレイン領域となるＮ４拡散領域、３３はチャネル領
域となるＰ　領域、３４はグー１〜．３５ａおよび３５
ｂは層間絶縁膜、３６ａおよび３６ｂは金属電極である
。

本発明の第１実施例に係る半導体装置においては第１図
■のようにＳＯＩ基体３０のチャネル直下３３の直下領
域のフィールド酸化膜２０上に導電膜２１が前記チャネ
ル領域３３とオーミックコンタクトをとるように配置さ
れている。このため前記導電膜２１はシリコン基板１ｏ
とは電気的に絶縁分離され、ＳＯ■基体３０のチャネル
領域３３、とは電気的に導通している。さらに導電膜２
１はＳＯＩ基体３０のソース・ドレイン領域３２ａ、３
２ｂと導通しないように第１図０に示すように所定の寸
法にパターニングされている。

導電Ｉ！２１の材質は高融点でかつチャネルどオーミッ
クコンタクトのとれる金属ないしはシリケイトが好まし
い。また導電膜２１は第１図（）のＢで示づコンタクト
穴によって例えばバイアス用の金属電極と接続され任意
の電位を与えることができる。上記構成とすることで、
シリコン単板１０内にトランジスタ等の半導体素子が形
成されこのトランジスタのＯＮ　−ＯＦ　Ｆ動作によっ
てたとえばシリコン基板１０の電位が正電位になった場
合でもＰ　のチャネル領域３３には導電膜２１から直接
バイアス電位を与えられるのでバックチャネルの発生を
防止でき安定した電気特性を得ることができる。

このことをより具体的に説明づ−る。

たとえば、ＳＯ■索子のゲート酸化膜３１の膜厚を１０
００人、フィールド酸化膜２０の膜厚を７０００人、Ｓ
ｏ■素子にチＡ７ネルが形成されるしぎい値電圧Ｖ１を
１ｖとずれば、反転層を形成するチャネル表面の電界強
度Ｅは、 Ｅ　＝　Ｖ、／１０００人−１０５（Ｖ　／　ｃｍ　）
　　−−（イ）したがって同じ電界強度でバックチャネ
ルが形成されると仮定するとそのときのバックチャネル
が発生するしきい値電圧Ｖ２は Ｖ２　＝Ｅｘ７０００Ａ＝７　　（Ｖ）　　・・・・・
・・・・・・・・・・　（ロ）となる。

１！電膜２１に印加するバイアス電圧は、バックチャネ
ルのしきい値電圧以下（通常ＮチＡ７ネルの場合はソー
ス電極３６８に印加する電位と等しい）にすれば良い。

ただしドレイン電極とバイアス電極間がブレイクダウン
しないようにバイアス電圧を選定することが必要である
。

なお、ＮチャネルのＭＯＳＦＥＴの場合、導電膜（バイ
アス用電極）にｐ＋ｓ　＋等を用いれば導電膜２１が７
１コーテイング状態にあっても、導電膜２１とソース・
ドレイン領域３２ａ、３２ｂとはｐｎ接合により分離さ
れるのでバックチャネルの発生が防止される。

次に本発明の第１実施例に係るＳＯＴ型ＭＯ８ＦＥ王の
製造方法を、第２図（の〜＜ｃ＞に示す工程断面図を参
照して説明する。

（２）　先ず、シリコン基板１０の主表面側にフィール
ド酸化膜２０を全面に形成する。（第２図■参照）。

（へ）　次にタングステンＷやモリブデンＭＯ等あるい
はそれらのシリリ゛イド等の導電膜２１をフィルド酸化
膜２０の上に全面に形成づる。（第２図（ハ）参照）。

（へ）前記導電膜２１を、後工程でＳＯＩ基体３０のチ
ャネル直下となる領域のみを残ｔ　、にうにエツヂング
除去する（第２図（へ）参照）。

ゆ　次に全面にノンドープの多結晶シリコン膜を１．５
μ瓦程度の膜厚で成膜し、該多結晶シリコン膜を１２０
０℃程度で高温アニールして大粒径化した後に０．５μ
班程度まで膜厚を低減する。

その後、所定のバターニングを行い高品質の多結晶シリ
コンのＳＯＴ基体３０を形成する（第２図＠参照）。あ
るいはレーザアニールや固相成長法により単結晶化して
ｓｏｉｍ休３０体形成しても良い。

（ｅ）　　次に通常のＭＯ８形成プロセスに従ってＳＯ
Ｉ基体にＰ−ヂャネル領域３３、Ｎ＋ソースドレイン領
域３２、ゲート酸化膜３１、ゲート３４を形成する。

このＭＯ８形成プロセスの１例を以下の（ｅｌ）〜（ｅ
４）に示す。

（ｅｌ）位置決め用のマスク等を用いてノンドープの５
ｏｉ１体全領域に８（ボロン）等のイオンをドープしア
ニールする。

（ｅ２）グー１〜酸化ＭＧＩ　（Ｓ　ｉ　０２　）でＳ
ＯＩ基体３０を被覆し、その上に全面にポリＳｉを形成
する。

（ｅ３）次にフォトエツヂング等により、ゲート電極に
対応する温情を除いて、ポリＳ１を除去する。

（ｅ４）ゲート電極形成後ＡＳ＜ヒ素）等のイオンの高
濃度ドープ及びアニールを行い、ソース・ドレイン領域
を形成する。

更に層間絶縁膜を全面に形成し、後に取り付けられるソ
ース・ドレインＮ極に対応する領域をエツチング除去す
る。これにより層間絶縁膜３５ａおよび３５ｂが形成さ
れる。

この際図示していないが、導電膜２１と電気的に導通が
とれる様にコンタクト穴を形成して８３　＜。

その後電極配線となるＡＩを成膜した後パターングによ
り所定の領域を残してＡ１をエツチング除去する（以上
第２図（ｅ）参照）。

加えて導電層２１とシリコン基板１０とにはフィールド
酸化膜２０（絶縁体）が介在しているのでリーク電流は
きわめて少ない。

次に本発明を適用した絶縁分離］“１電界効果半導体装
置の第２実施例を第３図に示す模式側断面図を用いて説
明づる。第３図において２０ａは絶縁酸化膜、２１ａは
導電膜、３０ａはＳＯＩ阜体である。同図において、第
１実施例と同一の部材については同一符号を付して説明
を省略する。

この第２実施例においては、予め絶縁酸化膜２０ａの所
定領域にシリコン基板１０に達しないような溝を形成し
た俊、この渦に導電層２１ａを埋め込み、絶縁酸化Ｍ２
０ａと導電１（Ｊ　２１　ａの一体組み合せの上面を平
面に形成している。この場合、導電ｌφ２１ａはシリコ
ン基板１０上に全面に堆積した後にエッヂバック手段等
によって溝の領域のみを残して除去すればよい。

これにより、プロセスのパターン精度が良好に得られる
。

次に本発明を適用した絶縁分離型電界効果半導体装置の
第３実施例を第４図に示す模式側断面図を用いて説明す
る。同図において、第１実施例と同一の部材については
同一符号を付して説明を省略する。

第４図において、２１ｂは導に！、２１ｃは埋め込み導
電層、６０はシリコン基板１０に形成したＮ型ＭＯ８Ｆ
ＥＴである。６１乃至６７はシリコン基板１０に形成し
たＮ型ＭＯ８ＦＥＴを構成する各要素であり、６１はゲ
ート酸化膜、６２ａ及び６２ｂはソース・ドレイン領域
、６３はゲート、６４ａおよび６４ｂは層間絶縁膜、６
５ａおよび６５ｂはチャネルストッパ、６７ａおよび６
７ｂはＬ　ＯＣＯＳ、６８および６９は、下層のシリコ
ン基板１０に形成したＭＯ８ＦＥＴ６０と」−層のＳＯ
■素子とを電気的に分離する絶縁膜である。

この第３実施例に係る絶縁分離型電界効果半導体装置に
おいては、導電層２Ｉｂ上に全面に絶縁膜６９を形成後
、所定の領域にスルーホールを形成する。これに埋め込
み導電ｈ１２１ｃを形成することで平坦面上にＳＯＩ素
子が形成できるようになる。埋め込み導電ｆｆ２１ｃに
は！ことえは選択タングステンＣＶＤ法を用いれば下層
の導電層２１ｂの露出している領域のみにタングステン
を成膜できるので自己整合的に穴埋めできる。

すなわち、この第３実施例のように、ＳＯ■素子がＭＯ
５ＦＥＴ６０等の素子領域上に形成される場合にも導電
層２１ｂをＳＯ■素子の下部に形成し、バックヂャネル
が発生しないように適宜所定の電圧をこの導電層２１ｂ
に印加すれば電気特性を安定な状態に保持できる。

また、上記の如く導電層２１ｂ及び埋め込み導電層２１
ｃを形成すれば、シリコン基板１０内にバックヂャネル
防止のためにＰＮ接合を形成することが不要になる。こ
のため半導体装置の多層イし、高集積化が可能になり、
またパターンレイアウトの自由度が大きいとい・う利点
が得られる。

［発明の効果］ 以上説明したように本発明によれば、半導体基板上に絶
縁体が形成され、またこの絶縁体上に形成されるＳＯＩ
型半導体素子のチャネル領域の直下に配置されるととも
に絶縁体上に形成される導電体を備え、この導電体には
、前記チャネル領域とは電気的に導通し前記ソース・ド
レイン領域とは電気的に分離された状態でバイアス電圧
が印加される。

これによりＳＯＩ型半導体素子の電気特性が安定な状態
が得られる。

あり、同図０はその平面図、 第２図に）〜（ｅ）は同実施例に示す半導体装置の製造
方法例の工程断面図、 第３図は本発明を適用した絶縁分離型電界効果半導体装
置の第２実施例を示ず模式側断面図、第４図は本発明を
適用した絶縁分離型電界効果半導体装置の第３実施例を
示す模式側断面図である。

（符号の説明） １０・・・シリコン基板 ２０．２０ａ、６８．６９−・・フィールド酸化膜２１
．２１ａ、２１ｂ、２１ｃｍ・・バイアス印加用導電膜
（層） ３０、３ｏａ−ｓｏｘｗ体。

のパターン精度が良好に得られる。

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. （１）半導体基板上に形成された絶縁体と、前記絶縁体
   上に形成されチャネル領域及びソース・ドレイン領域を
   含むＳＯＩ型半導体素子と、を有した絶縁分離型電界効
   果半導体装置において、 前記チャネル領域の直下に配置されるとともに、少なく
   とも前記絶縁体上に形成されおよび／または前記絶縁体
   に埋め込まれその一体組み合わせの上面は平面状に形成
   され、前記チャネル領域とは電気的に導通し前記ソース
   ・ドレイン領域とは電気的に分離された導電体を備え、
   前記導電体にはバイアス電圧が印加されることを特徴と
   する絶縁分離型電界効果半導体装置。