JPH01194349A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01194349A JPH01194349A JP63017361A JP1736188A JPH01194349A JP H01194349 A JPH01194349 A JP H01194349A JP 63017361 A JP63017361 A JP 63017361A JP 1736188 A JP1736188 A JP 1736188A JP H01194349 A JPH01194349 A JP H01194349A
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- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 6
- 239000000969 carrier Substances 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000010521 absorption reaction Methods 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- UOACKFBJUYNSLK-XRKIENNPSA-N Estradiol Cypionate Chemical compound O([C@H]1CC[C@H]2[C@H]3[C@@H](C4=CC=C(O)C=C4CC3)CC[C@@]21C)C(=O)CCC1CCCC1 UOACKFBJUYNSLK-XRKIENNPSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 241001474791 Proboscis Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 125000006239 protecting group Chemical group 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置、特にＣ−ＭＯ８集積回路に係り、
そのラッチアップ防止を図った構造の改良に関する。
そのラッチアップ防止を図った構造の改良に関する。
（従来の技術）
Ｃ−ＭＯ８（相補型ＭＯ８）集積回路の基本回路素子で
あるところのＣ−ＭＯ８インバ一タ回路においては、第
６図（５）に示すようにＰチャンネル型のＭＯＳＦＥＴ
（ＩＱとＮチャンネル厘のＭＯＳＦＥＴ＠のドレイン同
士が共通に出力端（７）に接続されている。そして、上
記Ｐチャンネル型のＭＯ８Ｆ’ＥＴ■のソースは電源端
子ＶＤＤ■に接続され、上記Ｎチャンネル型のＭＯＳ
ＦＥＴ＠のソースはＧＮＤ端子Ｖｓｓ（ト）に接続さ
れている。
あるところのＣ−ＭＯ８インバ一タ回路においては、第
６図（５）に示すようにＰチャンネル型のＭＯＳＦＥＴ
（ＩＱとＮチャンネル厘のＭＯＳＦＥＴ＠のドレイン同
士が共通に出力端（７）に接続されている。そして、上
記Ｐチャンネル型のＭＯ８Ｆ’ＥＴ■のソースは電源端
子ＶＤＤ■に接続され、上記Ｎチャンネル型のＭＯＳ
ＦＥＴ＠のソースはＧＮＤ端子Ｖｓｓ（ト）に接続さ
れている。
また、各ＭＯＳＦＥＴのゲートは入力端子ＩＮαυに共
通に接続されている。このよりなｃ −ＭｏｓＰＥＴの
ゲート破壊を防止するために第６図（至）に示すように
上記電源端子ＶＤＤ（イ）と上記入力端子ＩＮＱＩ）と
の間及び上記入力端子ＩＮαｐとＧＮＤ端子Ｖｓｓ６３
との間にそれぞれゲート保護ダイオード（至）及び図を
接続する方法が用いられてきた。
通に接続されている。このよりなｃ −ＭｏｓＰＥＴの
ゲート破壊を防止するために第６図（至）に示すように
上記電源端子ＶＤＤ（イ）と上記入力端子ＩＮＱＩ）と
の間及び上記入力端子ＩＮαｐとＧＮＤ端子Ｖｓｓ６３
との間にそれぞれゲート保護ダイオード（至）及び図を
接続する方法が用いられてきた。
このよりなＣ−ＭＯ８集積回路の従来の断面構造の一例
を第５図について説明する。
を第５図について説明する。
上記Ｐチャンネル型のＭＯＳ ＦＥＴ（至）ハ、Ｐ型
のソース６υ及びドレインυとこれらの間の基板０４ケ
（面部分にゲート絶縁膜を介して形成されたゲート電極
（ト）とを有している。そしてＮチャンネル型のＭＯＳ
ＰＥＴｇｈは上記基板α４の表面に形成されたＰ型
のウェル（ト）の中に形成されておシ、このウェル−の
表面にＮｆｉのソース（至）及びドレインＱとこれらの
間の基板α→表面部分にゲート絶縁膜を介して形成され
たゲート電極（転）とを有している。
のソース６υ及びドレインυとこれらの間の基板０４ケ
（面部分にゲート絶縁膜を介して形成されたゲート電極
（ト）とを有している。そしてＮチャンネル型のＭＯＳ
ＰＥＴｇｈは上記基板α４の表面に形成されたＰ型
のウェル（ト）の中に形成されておシ、このウェル−の
表面にＮｆｉのソース（至）及びドレインＱとこれらの
間の基板α→表面部分にゲート絶縁膜を介して形成され
たゲート電極（転）とを有している。
次に保護ダイオード（至）は基板α→をカソードとして
用い、この表面にアノードとしてのＰ型の層（ト）を設
けることにより形成され、またダイオード■は基板αΦ
表面に形成されたＰ型つェル＠ηをアノードとして利用
し、このウェル（資）表面にカソードとしてのＮ型の層
（至）を設けることによって形成されている。
用い、この表面にアノードとしてのＰ型の層（ト）を設
けることにより形成され、またダイオード■は基板αΦ
表面に形成されたＰ型つェル＠ηをアノードとして利用
し、このウェル（資）表面にカソードとしてのＮ型の層
（至）を設けることによって形成されている。
（発明が解決しようとする課題）
上記ＭＯ８型集積回路の入力端子ＩＮαηに例えば電源
端子ＶＤＤ（イ）に印加されている電圧よりも高いプラ
スの電圧の雑音信号が入力されると上記保護ダイオード
（至）のアノードとしてのＰｍの／１ｉｉ（転）からＰ
チャンネル型のＭＯＳ ＦＥＴ（至）の基板コンタク
トとしてのＮ型の層四へ基板表面側に流れる電流成分１
１ が存在し、即ちこの保護ダイオード（７）が順方
向動作し、Ｃ−ＭＯＳ ＦＥＴのゲート電極の電位を
ほぼＶＤＤに引き下げることにな気そのゲート破壊が防
止される。しかし、電流はすべて上記Ｎｕコンタクト層
に）に流れてしまうわけではなく、基板α◆の底部側に
も流れる電流成分工２が必ず存在する。この電流成分１
．は入力端子０−Ｐ型アノード層（至）−Ｎ型基板α◆
−Ｐ型ウェルー−Ｎ型ソース（至）−ＧＮＤ端子（至）
の経路を流れる。
端子ＶＤＤ（イ）に印加されている電圧よりも高いプラ
スの電圧の雑音信号が入力されると上記保護ダイオード
（至）のアノードとしてのＰｍの／１ｉｉ（転）からＰ
チャンネル型のＭＯＳ ＦＥＴ（至）の基板コンタク
トとしてのＮ型の層四へ基板表面側に流れる電流成分１
１ が存在し、即ちこの保護ダイオード（７）が順方
向動作し、Ｃ−ＭＯＳ ＦＥＴのゲート電極の電位を
ほぼＶＤＤに引き下げることにな気そのゲート破壊が防
止される。しかし、電流はすべて上記Ｎｕコンタクト層
に）に流れてしまうわけではなく、基板α◆の底部側に
も流れる電流成分工２が必ず存在する。この電流成分１
．は入力端子０−Ｐ型アノード層（至）−Ｎ型基板α◆
−Ｐ型ウェルー−Ｎ型ソース（至）−ＧＮＤ端子（至）
の経路を流れる。
即ちこの電流経路からみると、上記層（へ）一基板αゆ
一つェルーーソース■で構成されたＰＮＰＮ４層構造の
容性サイリスタが存在することになり、この電流成分工
２ が無視できる程度に小さければ実際にこのサイリス
タが導通することはないが、もしこの電流成分１１ が
大きな値になるといわゆるラッチアップ現象を起こして
容性サイリスタの導通動作に入ってしまい電源端子ＶＤ
Ｉ）とＧＮＤ端子Ｖｓｓの間に導通電流が流れ続ける。
一つェルーーソース■で構成されたＰＮＰＮ４層構造の
容性サイリスタが存在することになり、この電流成分工
２ が無視できる程度に小さければ実際にこのサイリス
タが導通することはないが、もしこの電流成分１１ が
大きな値になるといわゆるラッチアップ現象を起こして
容性サイリスタの導通動作に入ってしまい電源端子ＶＤ
Ｉ）とＧＮＤ端子Ｖｓｓの間に導通電流が流れ続ける。
そのためにＭＯＳ ＦＥＴの本来の動作を行なえず、
大きなサイリスタ導通電流により発生する熱で素子破壊
を生じる恐れがある。従来この恐れを避けるために上記
電流成分Ｉ！を抑制すべく、ダイオード（至）の７ノ一
ドｍａｅとＦＥＴ（イ）のウェル（転）との間の距離を
できるだけ大きくしていた。また、ダイオード（ロ）と
Ｐチャンネル型のＭＯＳ ＦＥＴ（至）との関係にお
いても上記同様の容性サイリスタの問題があし、ダイオ
ード［有］のウェル＠ηと上記ＭＯＳＦＥＴ（至）のＰ
型ソース６ｐとの間の距離についてもできるだけ大きく
せざるを得なかった。このような大きな距離は、従来の
例では例えば、ダイオード（至）のアノード層６０とＰ
ｆ ヤネｈ型ｔｙ）ＭＯＳ ’ＦＥＴ０ｅのＮ型コ
ンタクト層＠９との距離を５０μｍ程度に大きくするこ
とによって達成していた。そのために、Ｃ−ＭＯ８集積
回路の占有面積が大きくなり、集積密度を低下させる問
題があった。
大きなサイリスタ導通電流により発生する熱で素子破壊
を生じる恐れがある。従来この恐れを避けるために上記
電流成分Ｉ！を抑制すべく、ダイオード（至）の７ノ一
ドｍａｅとＦＥＴ（イ）のウェル（転）との間の距離を
できるだけ大きくしていた。また、ダイオード（ロ）と
Ｐチャンネル型のＭＯＳ ＦＥＴ（至）との関係にお
いても上記同様の容性サイリスタの問題があし、ダイオ
ード［有］のウェル＠ηと上記ＭＯＳＦＥＴ（至）のＰ
型ソース６ｐとの間の距離についてもできるだけ大きく
せざるを得なかった。このような大きな距離は、従来の
例では例えば、ダイオード（至）のアノード層６０とＰ
ｆ ヤネｈ型ｔｙ）ＭＯＳ ’ＦＥＴ０ｅのＮ型コ
ンタクト層＠９との距離を５０μｍ程度に大きくするこ
とによって達成していた。そのために、Ｃ−ＭＯ８集積
回路の占有面積が大きくなり、集積密度を低下させる問
題があった。
そこで本発明は、Ｃ−ＭＯ８集積回路を形成する保護ダ
イオードとＣ−ＭＯＳ ＦＥＴの各層の間隔を短かく
シ、ダイオードとＭＯＳ Ｆ’ＥＴとの間の距離を近
接させて集積回路の占有面積を小さくしてもラッチアッ
プが発生しないような半導体装置を提供することを目的
としている。
イオードとＣ−ＭＯＳ ＦＥＴの各層の間隔を短かく
シ、ダイオードとＭＯＳ Ｆ’ＥＴとの間の距離を近
接させて集積回路の占有面積を小さくしてもラッチアッ
プが発生しないような半導体装置を提供することを目的
としている。
（課題を解決するための手段）
本発明の半導体装置においては、半導体基板の表面部分
に互いに隣接して形成された第１導電型の第１及び第２
の島領域があり、第１の島領域には第１チャンネル型及
び第２チャンネル型のＭ０８ ＰＥＴが形成され、前
記第１及び第２の島領域の少なくとも一方あるいは両方
と前記基板との間に介在して、前記島領域よりも高不純
物濃度を有する第１導電型の高濃度領域が設けられ、か
つこの高濃度領域が前記島領域を包囲するように構成さ
れている。
に互いに隣接して形成された第１導電型の第１及び第２
の島領域があり、第１の島領域には第１チャンネル型及
び第２チャンネル型のＭ０８ ＰＥＴが形成され、前
記第１及び第２の島領域の少なくとも一方あるいは両方
と前記基板との間に介在して、前記島領域よりも高不純
物濃度を有する第１導電型の高濃度領域が設けられ、か
つこの高濃度領域が前記島領域を包囲するように構成さ
れている。
（作 用）
上述したように構成されたものにおいては、雑音信号が
入力された際に半導体基板表面に形成名れた〇−ＭＯ８
集積回路を構成する複数の導電が、このキャリヤは上記
高濃度領域によシ吸収され、他の導電型層へ多量に移動
することが阻止されるので容性サイリスタ動作を防止す
ることができる。従って、ダイオードＭＯＳＦＥＴ、５
の距離を従来に比して著しく接近させることができ、Ｃ
−ＭＯ８集積回路の占有面積を低減できる。
入力された際に半導体基板表面に形成名れた〇−ＭＯ８
集積回路を構成する複数の導電が、このキャリヤは上記
高濃度領域によシ吸収され、他の導電型層へ多量に移動
することが阻止されるので容性サイリスタ動作を防止す
ることができる。従って、ダイオードＭＯＳＦＥＴ、５
の距離を従来に比して著しく接近させることができ、Ｃ
−ＭＯ８集積回路の占有面積を低減できる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例を示す半導体装置である。
この図において、２厘の半導体基板Ｃ１４の表面部分に
Ｎｆｉの隣接した第１及び第２の島領域υ、αカが形成
されている。この第１の島領域＠の一部分にはＰチャン
ネル型のＭＯＳ ＦＥＴ（３１）が形成さへま九他の
部分にＮチャンネル型のＭＯＳ ＦＥＴ（ロ）がＰ屋
りエルα峠を介して形成されている。第２の島領域αり
の一部分には保護ダイオード（至）がこの島領域０をカ
ソードとして用い、この表面にアノードとしてのＰｆｉ
の層αＧを設けることによシ形成され、またダイオード
（至）が第２の島領域α力の表面に形成された２厘ウェ
ルＱ９をアノードとして利用し、このウェル（２）表面
にカソードとしてのＮｆｉ。
Ｎｆｉの隣接した第１及び第２の島領域υ、αカが形成
されている。この第１の島領域＠の一部分にはＰチャン
ネル型のＭＯＳ ＦＥＴ（３１）が形成さへま九他の
部分にＮチャンネル型のＭＯＳ ＦＥＴ（ロ）がＰ屋
りエルα峠を介して形成されている。第２の島領域αり
の一部分には保護ダイオード（至）がこの島領域０をカ
ソードとして用い、この表面にアノードとしてのＰｆｉ
の層αＧを設けることによシ形成され、またダイオード
（至）が第２の島領域α力の表面に形成された２厘ウェ
ルＱ９をアノードとして利用し、このウェル（２）表面
にカソードとしてのＮｆｉ。
層Ｑを設けることによって形成されている。そして、こ
の第１及び第２の島領域と上記Ｐｆｉの基板α◆との間
に上記島領域を包囲するような形で上記島領域よりも高
不純物濃度のＮｆｉの高濃度領域時が形成されている。
の第１及び第２の島領域と上記Ｐｆｉの基板α◆との間
に上記島領域を包囲するような形で上記島領域よりも高
不純物濃度のＮｆｉの高濃度領域時が形成されている。
他の構成は第５図に示す従来の半導体装置と同禄であり
、同一部分については同一の参照番号を付して説明を省
略する。
、同一部分については同一の参照番号を付して説明を省
略する。
このように構成された半導体装置の製造方法の一具体例
を第２図に示す。まず、約５０・菌の抵抗率のＰ型の半
導体基板Ｑｌの主面に熱酸化を施し、約１μｍの膜厚の
酸化［（２１１）を形成する（第２図ｔ１））。次ニ酸
化ｗ；＆（２１１） （７）素子領域予定部（２２１）
に対応する部分を７オトエツ′テングによシ開孔（バタ
ーニング）する（第２図鰺））。そしてその後、上記基
板αΦの素子領域予定部（２２１） （第２図（２）参
照）に深さ約１０μｍの凹部（２３１）を等方性のエツ
チングによって形成する（第２図（３））。これら凹部
（２３１）の基板表面部における間隔は約１０μｍとし
た。次いで残存した酸化ｌ１ｇ （２１１）をマスクに
して上記凹部（２３１）の表面に不純物としてアンテモ
／を拡散し、８世の高濃度領域（至）を形成する（第２
図（４））。この高濃度領域αａの不純物濃度は約ｌＸ
ｌ０”／ｃｍ’とし、厚さは約５μｍとした。
を第２図に示す。まず、約５０・菌の抵抗率のＰ型の半
導体基板Ｑｌの主面に熱酸化を施し、約１μｍの膜厚の
酸化［（２１１）を形成する（第２図ｔ１））。次ニ酸
化ｗ；＆（２１１） （７）素子領域予定部（２２１）
に対応する部分を７オトエツ′テングによシ開孔（バタ
ーニング）する（第２図鰺））。そしてその後、上記基
板αΦの素子領域予定部（２２１） （第２図（２）参
照）に深さ約１０μｍの凹部（２３１）を等方性のエツ
チングによって形成する（第２図（３））。これら凹部
（２３１）の基板表面部における間隔は約１０μｍとし
た。次いで残存した酸化ｌ１ｇ （２１１）をマスクに
して上記凹部（２３１）の表面に不純物としてアンテモ
／を拡散し、８世の高濃度領域（至）を形成する（第２
図（４））。この高濃度領域αａの不純物濃度は約ｌＸ
ｌ０”／ｃｍ’とし、厚さは約５μｍとした。
さらに、酸化膜（２１１）を除去した後、上記高濃度領
域（至）を含む基板αΦの表面に約１２μｍの厚さの不
純物濃度５ＸＩＱ ／Ｉ”程度のＮ［のエピタキシャル
ＮＩ（２５１）を成長させる（第２図（５））。そして
上記基板α４の主面の部分までポリッシングを施して表
頁を平担化し、ＮＪのエビタ中シャル層からなる第１及
び第２の島領域υ、（ロ）に分離する（第２図（６））
。次に再度酸化を施し、イオン注入に対するバッファ膜
として約０，１μｍの酸化膜（２７２）を形成し、その
後Ｐ型のウェルを形成するためにフォトレジスト（２７
１）を形成し、これをブロックにして不純物濃度５Ｘ１
０”／１１”程度のポロンを注入する（第２図（７））
。その後、約１２００ ”Ｃで熱拡散を約１０時間行な
うことにより前工程において注入された上記ボロンイオ
ンが約７μｍの深さまで拡散し％ ＰＷのウェル（２）
及びａ９が形成される。
域（至）を含む基板αΦの表面に約１２μｍの厚さの不
純物濃度５ＸＩＱ ／Ｉ”程度のＮ［のエピタキシャル
ＮＩ（２５１）を成長させる（第２図（５））。そして
上記基板α４の主面の部分までポリッシングを施して表
頁を平担化し、ＮＪのエビタ中シャル層からなる第１及
び第２の島領域υ、（ロ）に分離する（第２図（６））
。次に再度酸化を施し、イオン注入に対するバッファ膜
として約０，１μｍの酸化膜（２７２）を形成し、その
後Ｐ型のウェルを形成するためにフォトレジスト（２７
１）を形成し、これをブロックにして不純物濃度５Ｘ１
０”／１１”程度のポロンを注入する（第２図（７））
。その後、約１２００ ”Ｃで熱拡散を約１０時間行な
うことにより前工程において注入された上記ボロンイオ
ンが約７μｍの深さまで拡散し％ ＰＷのウェル（２）
及びａ９が形成される。
そして、この酸化膜（２７２）の素子形成部分にチン化
シリコン膜（２８１）を形成し、このチン化シリコン膜
（ＺＳＸ）をマスクにして選択酸化を行い約１μｍの厚
さのフィールド酸化膜（２８３）を形成する（第２図（
８））。それから素子形成部分に形成したチッ化シリコ
ン膜（２８１）とその真下に位置する酸化膜（２８２）
を除去し、改めてこの部分に約５００１の厚さの酸化ｇ
（２９２）を熱酸化によシ形成し、この上にＭＯＳ
ＦＥＴのゲート電極となるポリシリコン（２９１）を
ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｌｏｎ）法によシ約５ｏｏｏＸの厚さに形成する
（Ｍ２図（９））。そしてＭＯＳ ＦＥＴのゲート電
極予定部分外の部分のポリシリコンをフォトエツチング
により除去し、ゲート電極（ト）、に）を形成する。
シリコン膜（２８１）を形成し、このチン化シリコン膜
（ＺＳＸ）をマスクにして選択酸化を行い約１μｍの厚
さのフィールド酸化膜（２８３）を形成する（第２図（
８））。それから素子形成部分に形成したチッ化シリコ
ン膜（２８１）とその真下に位置する酸化膜（２８２）
を除去し、改めてこの部分に約５００１の厚さの酸化ｇ
（２９２）を熱酸化によシ形成し、この上にＭＯＳ
ＦＥＴのゲート電極となるポリシリコン（２９１）を
ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｌｏｎ）法によシ約５ｏｏｏＸの厚さに形成する
（Ｍ２図（９））。そしてＭＯＳ ＦＥＴのゲート電
極予定部分外の部分のポリシリコンをフォトエツチング
により除去し、ゲート電極（ト）、に）を形成する。
次に上記Ｐ形のウェル（２）及び（至）の内部の素子予
定部分以外の部分をフォトレジストによυマスクし、ヒ
素をイオン注入してＮ型の拡散層（ハ）、 ６ｏ、 ａ
を形成する。そして、ウェル（２）及びα９の内部の素
子予定部分を７オトレジストによシマスフし、他の部分
にボロンをイオン注入してＰ型の拡散層１ｏ。
定部分以外の部分をフォトレジストによυマスクし、ヒ
素をイオン注入してＮ型の拡散層（ハ）、 ６ｏ、 ａ
を形成する。そして、ウェル（２）及びα９の内部の素
子予定部分を７オトレジストによシマスフし、他の部分
にボロンをイオン注入してＰ型の拡散層１ｏ。
６１）、６３を形成する（第２図αＧ）。その後、上記
酸化膜（２８２） 主ｉＫ ＣＶ Ｄ法Ｋ ！り約５ｏ
ｏｏＸｏ厚さのＣＶＤ酸（ｔ［（３１６）を形成し、Ｍ
ＯＳ Ｆ’ＢＴ（至）及び（イ）と保護ダイオード（
至）及び（至）の電極予定部分にコ／クタトホールをフ
ォトエツチングにょシ開孔し、約１μｍのアルミニラム
ラ蒸着し、パターニングを行なって電極（３１Ｂ）を形
成する。次にこの主面にＣ−ＭＯ８集積回路の表面保護
のために約１μｍの厚さのリンガラス（３１７）をＣＶ
Ｄ法によシ形成する（第２図αｐ）。
酸化膜（２８２） 主ｉＫ ＣＶ Ｄ法Ｋ ！り約５ｏ
ｏｏＸｏ厚さのＣＶＤ酸（ｔ［（３１６）を形成し、Ｍ
ＯＳ Ｆ’ＢＴ（至）及び（イ）と保護ダイオード（
至）及び（至）の電極予定部分にコ／クタトホールをフ
ォトエツチングにょシ開孔し、約１μｍのアルミニラム
ラ蒸着し、パターニングを行なって電極（３１Ｂ）を形
成する。次にこの主面にＣ−ＭＯ８集積回路の表面保護
のために約１μｍの厚さのリンガラス（３１７）をＣＶ
Ｄ法によシ形成する（第２図αｐ）。
第２図の工程図においては、その説明を簡略化するため
に第１図の実施例における拡散層ｔ、ｔａ、ｃｐ。
に第１図の実施例における拡散層ｔ、ｔａ、ｃｐ。
＠、（ハ）等一部の部分について図示並びに説明が省略
されている。
されている。
第１図に示される本実施例によれば、入力端子ＩＮＱη
に接続されたダイオード（２）のＰ型の７ノ一ド層Ｇ（
ｌに例えば電源端子ＶＤＤ（１１１９に印加されている
電圧よりも高いプラスの電圧の雑音信号が入力された場
合、入力端子ＩＮαのと電源端子ＶＤＤ（至）との間で
このダイオード（至）が動作してＭＯＳ ＦＥＴ（至
）及び（イ）のゲートを保護する。またこの際、Ｐ型の
拡散層Ｕαから第２の島領域αりの底部方向にもキャリ
ヤ、ここではホールが注入されるが、このホールは上記
島領域の底部をも包囲するように形成されているＮ型の
高濃度領域０に吸収されてしまうので、上記Ｐ型の層α
１）−ＮＷの島領域α力、＠−Ｐ型のウェルα・−Ｎ型
のソース団からなるＰＮＰＮ寄性ナ容性スタの２ツチア
ツプを防止できる。本実施例によると上記高濃度領域０
による不所望のキャリヤ吸収をすることができるので、
従来のＣ−ＭＯ８集積回路の保護ダイオードとＭＯＳ
ＦＥＴとの間の距離の約５分の１の距離まで近接させる
ことが可能となる。従って、Ｃ−ＭＯ８集積回路の占有
面積を大幅に小さくしてもラッチアップを防止でき高集
積化が可能となる。
に接続されたダイオード（２）のＰ型の７ノ一ド層Ｇ（
ｌに例えば電源端子ＶＤＤ（１１１９に印加されている
電圧よりも高いプラスの電圧の雑音信号が入力された場
合、入力端子ＩＮαのと電源端子ＶＤＤ（至）との間で
このダイオード（至）が動作してＭＯＳ ＦＥＴ（至
）及び（イ）のゲートを保護する。またこの際、Ｐ型の
拡散層Ｕαから第２の島領域αりの底部方向にもキャリ
ヤ、ここではホールが注入されるが、このホールは上記
島領域の底部をも包囲するように形成されているＮ型の
高濃度領域０に吸収されてしまうので、上記Ｐ型の層α
１）−ＮＷの島領域α力、＠−Ｐ型のウェルα・−Ｎ型
のソース団からなるＰＮＰＮ寄性ナ容性スタの２ツチア
ツプを防止できる。本実施例によると上記高濃度領域０
による不所望のキャリヤ吸収をすることができるので、
従来のＣ−ＭＯ８集積回路の保護ダイオードとＭＯＳ
ＦＥＴとの間の距離の約５分の１の距離まで近接させる
ことが可能となる。従って、Ｃ−ＭＯ８集積回路の占有
面積を大幅に小さくしてもラッチアップを防止でき高集
積化が可能となる。
次に第３図は本発明の第２の実施例を示す半導体装置で
ある。この図において第１図と比較して分かるようにＮ
型の高濃度領域０は、ダイオード酸、（７）が形成され
ている第２の島領域α力の周辺を包囲するように設けら
れ、ＭＯＳ ＦＥＴ６Ｇ、＠が形成されている第１の
島領域（２）に対する高濃度領域が省略されている。他
の構成についてはＭｌの実施例と同様である。但し、こ
の高濃度領域０の島領域αりの側壁部分における厚さは
、キャリヤの吸収を確実に行なうために第１の実施例に
おける厚さと少なくとも同程度になるように全体的に厚
く形成されている。
ある。この図において第１図と比較して分かるようにＮ
型の高濃度領域０は、ダイオード酸、（７）が形成され
ている第２の島領域α力の周辺を包囲するように設けら
れ、ＭＯＳ ＦＥＴ６Ｇ、＠が形成されている第１の
島領域（２）に対する高濃度領域が省略されている。他
の構成についてはＭｌの実施例と同様である。但し、こ
の高濃度領域０の島領域αりの側壁部分における厚さは
、キャリヤの吸収を確実に行なうために第１の実施例に
おける厚さと少なくとも同程度になるように全体的に厚
く形成されている。
本実施例のよりに構成しても、高集積化及びラッチアッ
プ防止に関しては第１の実施例と同様の効果が得られる
。
プ防止に関しては第１の実施例と同様の効果が得られる
。
なお、本発明者は例えば第４図に示すように雑音信号の
影響を受けて、ダイオード（至）のアノード層σＧから
基板底部の方向に向って注入されるΦヤリャ、即ちホー
ルをＮ型の基板＠の底部に設けたＮ型の高濃度領域ｎに
よシ吸収させて２クテアクプを防止するものを考えた。
影響を受けて、ダイオード（至）のアノード層σＧから
基板底部の方向に向って注入されるΦヤリャ、即ちホー
ルをＮ型の基板＠の底部に設けたＮ型の高濃度領域ｎに
よシ吸収させて２クテアクプを防止するものを考えた。
しかしながらこの場合にお゛いては、高濃度領域１７１
）が基板＠の下側のみしかないために、前記基板の底部
に向かうホールのすべてを吸収できず、ＭＯＳ ＦＥ
Ｔ側に向かって上記基板＠の内部を側方向に移動するホ
ールが残存して容性サイリスタのラッテアップを十分に
防止することができなかった。しかしながら上記第１図
及び第３図に示す第１及び第２のいずれの実施例におい
ても島領域ａ２ｔたはａηの少なくとも一方に対して包
囲する高濃度領域（至）が上記島領域の側周壁まで及ん
で設けられているので、不所望に注入され九ホールを確
実に吸収し、２ツテアツプの問題を解決できる。
）が基板＠の下側のみしかないために、前記基板の底部
に向かうホールのすべてを吸収できず、ＭＯＳ ＦＥ
Ｔ側に向かって上記基板＠の内部を側方向に移動するホ
ールが残存して容性サイリスタのラッテアップを十分に
防止することができなかった。しかしながら上記第１図
及び第３図に示す第１及び第２のいずれの実施例におい
ても島領域ａ２ｔたはａηの少なくとも一方に対して包
囲する高濃度領域（至）が上記島領域の側周壁まで及ん
で設けられているので、不所望に注入され九ホールを確
実に吸収し、２ツテアツプの問題を解決できる。
以上詳述した実施例においては、半導体基板の表面部分
に互いに隣接して形成された第１及び第２の島領域の内
部にそれぞれＭＯＳ ＦＥＴ及び保護ダイオードが形
成され、この第１及び第２の島領域の両方あるいは第２
の島領域のみを高濃度領域により包囲したが、ＭＯＳ
ＦＥＴが形成されている第１の島領域（６）のみを高
濃度領域にょシ包囲しても上記各実施例と同様の効果が
得られる。
に互いに隣接して形成された第１及び第２の島領域の内
部にそれぞれＭＯＳ ＦＥＴ及び保護ダイオードが形
成され、この第１及び第２の島領域の両方あるいは第２
の島領域のみを高濃度領域により包囲したが、ＭＯＳ
ＦＥＴが形成されている第１の島領域（６）のみを高
濃度領域にょシ包囲しても上記各実施例と同様の効果が
得られる。
本発明は以上説明してきたように、半導体基板の表面部
分に互いに隣接して形成された第１導電型の第１及び第
２の島領域の内部にそれぞれＭＯＳＦＥＴ及び保護ダイ
オードを形成し、との島領域の少なくとも一方と上記基
板との間に介在して上記島領域よりも高不純物濃度の第
１導電型の高濃度領域により包囲するように構成したこ
とによりラッチアップを防止でき、保護グイオートとＭ
ＯＳＦＥＴとの間の距離を従来に比較して大幅に小さく
でき、Ｃ−ＭＯ８集積回路の占有面積を大幅に小さくす
ることができ、高集積化を図ることができる。
分に互いに隣接して形成された第１導電型の第１及び第
２の島領域の内部にそれぞれＭＯＳＦＥＴ及び保護ダイ
オードを形成し、との島領域の少なくとも一方と上記基
板との間に介在して上記島領域よりも高不純物濃度の第
１導電型の高濃度領域により包囲するように構成したこ
とによりラッチアップを防止でき、保護グイオートとＭ
ＯＳＦＥＴとの間の距離を従来に比較して大幅に小さく
でき、Ｃ−ＭＯ８集積回路の占有面積を大幅に小さくす
ることができ、高集積化を図ることができる。
２５１図は本発明の第１の実施例を示す半導体装置の断
面図、第２図（１）乃至αυは同装置の製造方法を示す
工程図、第３図は本発明の第２の実施例を示す半導体装
置の断面図、第４図は高濃度層の形状を説明するための
半導体装置の断面図、第５口拡従来の半導体装置の断面
図、第６図はその等価回路図である。 １２・・・第１の島領域 １３・・・高濃度領域１４・
・・半導体基板 １７・・・第２の島領域１８・・・
第□１ウェル １９・・・第２ウェル３４・・・第２
ダイオード ３５・・・第１ダイオード ３６・・・Ｐチャンネル量ＭＯＳ Ｆ Ｅ Ｔａ２・
・・Ｎチャンネル型ＭＯ８ＰＥＴ代理人弁理士 則 近
憲 佑 ＃ほか↓客≠同 竹范喜久男 第１図 第２図 第２図 Ｃり） １４゜ ＜ｑ） 慎 ２１１ｉ６ 第２Ｅ 第 ３ 図 ＄４ 図 第５図 第６図
面図、第２図（１）乃至αυは同装置の製造方法を示す
工程図、第３図は本発明の第２の実施例を示す半導体装
置の断面図、第４図は高濃度層の形状を説明するための
半導体装置の断面図、第５口拡従来の半導体装置の断面
図、第６図はその等価回路図である。 １２・・・第１の島領域 １３・・・高濃度領域１４・
・・半導体基板 １７・・・第２の島領域１８・・・
第□１ウェル １９・・・第２ウェル３４・・・第２
ダイオード ３５・・・第１ダイオード ３６・・・Ｐチャンネル量ＭＯＳ Ｆ Ｅ Ｔａ２・
・・Ｎチャンネル型ＭＯ８ＰＥＴ代理人弁理士 則 近
憲 佑 ＃ほか↓客≠同 竹范喜久男 第１図 第２図 第２図 Ｃり） １４゜ ＜ｑ） 慎 ２１１ｉ６ 第２Ｅ 第 ３ 図 ＄４ 図 第５図 第６図
Claims (2)
- （１）半導体基板と、この基板の表面部分に互いに隣接
して形成された第１導電型の第１及び第２の島領域と、
前記第１の島領域の表面の一部に形成名れた第１チャン
ネル型の第１ＭＯＳＦＥＴと、前記第１の島領域の他の
一部に形成された第２導電型の第１ウェルと、この第１
ウェル内部の表面に形成された第２チャンネル型の第２
ＭＯＳＦＥＴと、前記第２の島領域の一部に形成された
前記ＭＯＳＦＥＴのゲート保護のための第１ダイオード
と、前記第２の島領域の他の一部に形成された第２導電
型の第２ウェルと、前記ＭＯＳＦＥＴのゲート保護のた
めに第２ウェルに形成された第２ダイオードと、前記第
１及び第２の島領域の少なくとも一方と上記半導体基板
との間に介在してこの島領域を包囲するよりに設けられ
、前記島領域よりも高不純物濃度を有す第１導電型の高
濃度領域とを具備して成る半導体装置。 - （２）上記第１及び第２の島領域と上記半導体基板との
間に介在してこの島領域を包囲するように設けられ、前
記島領域よりも高不純物濃度を有す第１導電型の高濃度
領域を具備することを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017361A JPH01194349A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
| US07/301,674 US5122855A (en) | 1988-01-29 | 1989-01-26 | Semiconductor device with latch-up prevention structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63017361A JPH01194349A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194349A true JPH01194349A (ja) | 1989-08-04 |
Family
ID=11941897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63017361A Pending JPH01194349A (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5122855A (ja) |
| JP (1) | JPH01194349A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828119A (en) * | 1994-10-06 | 1998-10-27 | Fujitsu Limited | MOS LSI with projection structure |
Families Citing this family (5)
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|---|---|---|---|---|
| JP2825038B2 (ja) * | 1992-02-27 | 1998-11-18 | 日本電気株式会社 | 半導体装置 |
| JP3708764B2 (ja) * | 1999-09-07 | 2005-10-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US7550820B2 (en) * | 2006-08-10 | 2009-06-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Reverse-biased PN diode decoupling capacitor |
| US7834428B2 (en) * | 2007-02-28 | 2010-11-16 | Freescale Semiconductor, Inc. | Apparatus and method for reducing noise in mixed-signal circuits and digital circuits |
| US20090014801A1 (en) * | 2007-07-10 | 2009-01-15 | Faraday Technology Corp. | Decoupling capacitor circuit and layout for leakage current reduction and esd protection improvement |
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| JPS61101072A (ja) * | 1984-10-24 | 1986-05-19 | Nec Corp | 相補型ｍｏｓ半導体装置 |
| JPS62226667A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5939904B2 (ja) * | 1978-09-28 | 1984-09-27 | 株式会社東芝 | 半導体装置 |
| US4476476A (en) * | 1979-04-05 | 1984-10-09 | National Semiconductor Corporation | CMOS Input and output protection circuit |
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| JPS60143648A (ja) * | 1983-08-23 | 1985-07-29 | Nec Corp | 半導体装置の製造方法 |
| US4593458A (en) * | 1984-11-02 | 1986-06-10 | General Electric Company | Fabrication of integrated circuit with complementary, dielectrically-isolated, high voltage semiconductor devices |
| JPS63252464A (ja) * | 1987-04-09 | 1988-10-19 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-01-29 JP JP63017361A patent/JPH01194349A/ja active Pending
-
1989
- 1989-01-26 US US07/301,674 patent/US5122855A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5122855A (en) | 1992-06-16 |
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