JPS61101072A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
- Publication number
- JPS61101072A JPS61101072A JP59223215A JP22321584A JPS61101072A JP S61101072 A JPS61101072 A JP S61101072A JP 59223215 A JP59223215 A JP 59223215A JP 22321584 A JP22321584 A JP 22321584A JP S61101072 A JPS61101072 A JP S61101072A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- transistor
- semiconductor substrate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000000295 complement effect Effects 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100136092 Drosophila melanogaster peng gene Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型ＭＯＳ半導体装置（以下ＣＭＯＳトラン
ジスタという）に関する。
ジスタという）に関する。
〔従来の技術〕 ・
０ＭＯＳトランジスタは、例えばＰｍ９Ａ斌とＮ型領域
とが形成されたＮ型半導体基板を用い、Ｐ型領域表面に
ＮチャンネルトランジスタをそしてＮ型領域表面にＰチ
ャンネルトランジスタを夫々設けた構成になっており、
単一チャンネルＭＯＳトランジスタに比べ消費電力が極
めて小さいことが特徴である。以下図面により説明する
。
とが形成されたＮ型半導体基板を用い、Ｐ型領域表面に
ＮチャンネルトランジスタをそしてＮ型領域表面にＰチ
ャンネルトランジスタを夫々設けた構成になっており、
単一チャンネルＭＯＳトランジスタに比べ消費電力が極
めて小さいことが特徴である。以下図面により説明する
。
第３図は従来の０ＭＯＳトランジスタの一例の断面図で
ある。
ある。
第３図において、比較的高抵抗のＮ型半導体基板１には
Ｐ型領域２及びＮ型領域３がイオン注入法導により選択
的に設けられている。そして、このＰ型領斌２内には、
Ｎ＋＋ソース領域４とドレイン領域５及びＰ＋型接触領
域６とが電気的に分離されて設けられてお）、これらＮ
＋型領領域４５間の半導体基板１上にはゲート酸化膜７
ａｔ介してゲート電極８ａが設けられてＮチャンネル用
Ｓトランジスタが形成されている。
Ｐ型領域２及びＮ型領域３がイオン注入法導により選択
的に設けられている。そして、このＰ型領斌２内には、
Ｎ＋＋ソース領域４とドレイン領域５及びＰ＋型接触領
域６とが電気的に分離されて設けられてお）、これらＮ
＋型領領域４５間の半導体基板１上にはゲート酸化膜７
ａｔ介してゲート電極８ａが設けられてＮチャンネル用
Ｓトランジスタが形成されている。
ｔｆｃ、半導体基板１よりＮ型不純物の多いＮ型領域３
内にはＰ＋型ソース領域９及びドレイン領域１０とＮ＋
型液接触領域１１が設けられておシ、Ｐ＋型領域９．１
０間の半導体基板１上にはゲート酸化膜７ｂを介してゲ
ート電極８ｂが設けられてＰチャンネルＭＯＳトランジ
スタが形成されている。
内にはＰ＋型ソース領域９及びドレイン領域１０とＮ＋
型液接触領域１１が設けられておシ、Ｐ＋型領域９．１
０間の半導体基板１上にはゲート酸化膜７ｂを介してゲ
ート電極８ｂが設けられてＰチャンネルＭＯＳトランジ
スタが形成されている。
更に、上記した各ＭＯＳトランジスタが形成されたＮ型
半導体基板の表面には、各々の領域に開孔部を有する絶
縁酸化膜１２が設けられ、開孔部にはＡｔ等による電極
が形成されている。すなわち、ＮチャンネルＭＯＳトラ
ンジスタのソース電極１３はＰ＋型接触領域６の電極１
４と接続されて基準電圧Ｖ８Ｂが印加されている。また
、ＰチャンネルＭＯＳトランジスタのソース電極１５は
Ｎ＋型液接触領域１１電極１６と接続されて電源電圧Ｖ
ＤＤが印加される。そして各ＭＯＳトランジスタのドレ
イン電極１７．１８が接続されて０ＭＯＳトランジスタ
の出力Ｖｏｕｔとな９、また各ゲート電極ｇａ、８ｂが
接続されて入力Ｖｌｎとなっている。
半導体基板の表面には、各々の領域に開孔部を有する絶
縁酸化膜１２が設けられ、開孔部にはＡｔ等による電極
が形成されている。すなわち、ＮチャンネルＭＯＳトラ
ンジスタのソース電極１３はＰ＋型接触領域６の電極１
４と接続されて基準電圧Ｖ８Ｂが印加されている。また
、ＰチャンネルＭＯＳトランジスタのソース電極１５は
Ｎ＋型液接触領域１１電極１６と接続されて電源電圧Ｖ
ＤＤが印加される。そして各ＭＯＳトランジスタのドレ
イン電極１７．１８が接続されて０ＭＯＳトランジスタ
の出力Ｖｏｕｔとな９、また各ゲート電極ｇａ、８ｂが
接続されて入力Ｖｌｎとなっている。
伺１９はフィールド酸化膜である。
しかしながら、このように構成された０ＭＯＳトランジ
スタにおいてはＰチャンネルＭＯＳトランジスタのＰ＋
型ソース領域９とＮ型領域３を含むＮ型半導体基板１と
Ｐ層領域２を夫々エミッタ。
スタにおいてはＰチャンネルＭＯＳトランジスタのＰ＋
型ソース領域９とＮ型領域３を含むＮ型半導体基板１と
Ｐ層領域２を夫々エミッタ。
ベース、コレクタとする寄生ＰＮＰトランジスタＴ、１
．並びにＮチャンネルＭＯＳトランジスタの ゛Ｎ
＋型ソース領域４とＰｍ領域２とＮ型半導体基板１を夫
々エミッタ、ペース、コレクタトスルＮＰＮトランジス
タｌｌｌ、２が形成される。寄生トランジスタは実際に
はこの他広く分布している。
．並びにＮチャンネルＭＯＳトランジスタの ゛Ｎ
＋型ソース領域４とＰｍ領域２とＮ型半導体基板１を夫
々エミッタ、ペース、コレクタトスルＮＰＮトランジス
タｌｌｌ、２が形成される。寄生トランジスタは実際に
はこの他広く分布している。
このように宙生トランジスタ’ｌ’ｒｔ、Ｔｒｚ カ形
成されると動作時ラッチアップ現象を生じる。以下第３
図及び等価回路を示す第４図を参照して説明する。
成されると動作時ラッチアップ現象を生じる。以下第３
図及び等価回路を示す第４図を参照して説明する。
第４図においてＲ１はＮ＋型液接触領域１１らＰ層領域
２に至るまでのＮ型半導体基板１の内部抵抗であり、等
測的にｒｒｌのエミッタ自ベース間に位置するバイアス
抵抗であり、同様に鵬はＰ＋型接触領域６からＮ型半導
体基板１に至るまでのＰ層領域２の内部抵抗であり、等
測的にＴｒｌｌのペース・エミッタ間に位置するバイア
ス抵抗である。
２に至るまでのＮ型半導体基板１の内部抵抗であり、等
測的にｒｒｌのエミッタ自ベース間に位置するバイアス
抵抗であり、同様に鵬はＰ＋型接触領域６からＮ型半導
体基板１に至るまでのＰ層領域２の内部抵抗であり、等
測的にＴｒｌｌのペース・エミッタ間に位置するバイア
ス抵抗である。
まずノイズや配線に印加される高電圧等にょシ、出力Ｖ
ｏｕｔのＮ＋＋ドレイン領域５が負電位になると、Ｎ＋
型トドレイ／領域５らＮ＋型液接触領域１１電子が移動
する。すなわち、抵抗Ｒ，に微小の電流が流れる。
ｏｕｔのＮ＋＋ドレイン領域５が負電位になると、Ｎ＋
型トドレイ／領域５らＮ＋型液接触領域１１電子が移動
する。すなわち、抵抗Ｒ，に微小の電流が流れる。
この電流は抵抗Ｒ１の両端に電圧降下を生じさせしめ、
この電圧降下によりＴｒ、がバイアスされて導通状態と
なる。更に導通したＩｌｌ、ｌのコレクタ電流により、
抵抗几、の両端に生じる電圧降下でＴｒ２が導通状態に
なる。
この電圧降下によりＴｒ、がバイアスされて導通状態と
なる。更に導通したＩｌｌ、ｌのコレクタ電流により、
抵抗几、の両端に生じる電圧降下でＴｒ２が導通状態に
なる。
このようにしてＴｒｚのコレクタ電流は抵抗ル。
の電圧降下を更に大きくし、Ｔｒｉのコレクタ電流を増
大させるという正帰還により ＶＤＤからＶＳＳに大き
な電流が流れることになる。このようなラッチアップ電
流は０ＭＯＳトランジスタの動作を止るばか９でなく、
か＼、％ＣＭＯＳトランジスタを有するＬＳＩを熱的に
破壊するという欠点がある。
大させるという正帰還により ＶＤＤからＶＳＳに大き
な電流が流れることになる。このようなラッチアップ電
流は０ＭＯＳトランジスタの動作を止るばか９でなく、
か＼、％ＣＭＯＳトランジスタを有するＬＳＩを熱的に
破壊するという欠点がある。
上記したラッチアップ現象を防ぐためには、例えばＮ＋
型液接触領域多く設け、コレクタ電流を吸収しＲ１に電
流を流さない方法が提案され実施されているが、この方
法では０ＭＯＳトランジスタの構成面積が増大し集積化
の向上を妨げるという不都合がある。
型液接触領域多く設け、コレクタ電流を吸収しＲ１に電
流を流さない方法が提案され実施されているが、この方
法では０ＭＯＳトランジスタの構成面積が増大し集積化
の向上を妨げるという不都合がある。
本発明の目的は、上記欠点を除去し、面積を増大させる
ことなくラッチアップ現象を防止した相補型半導体装置
を提供することにある。
ことなくラッチアップ現象を防止した相補型半導体装置
を提供することにある。
本発明の相補型ＭＯＳ半導体装置は、第１導電型半導体
基体上に設けられた第２導電型領域と、この第２導電型
領域に設けられた第１導電型領域と、前記第２導電型領
域中に設けられた第１導電型チャンネルのＭＯＳトラン
ジスタと、前記第１導電型領域中に設けられた第２導電
型チャンネルのＭＯＳトランジスタとを含んで構成され
る。
基体上に設けられた第２導電型領域と、この第２導電型
領域に設けられた第１導電型領域と、前記第２導電型領
域中に設けられた第１導電型チャンネルのＭＯＳトラン
ジスタと、前記第１導電型領域中に設けられた第２導電
型チャンネルのＭＯＳトランジスタとを含んで構成され
る。
次に本発明の実施例を図面を用いて説明する。
第１図は本発明の一実施例の断面図である。第３図とは
広く形成されたＰ型領斌２内にＮ型領域３が設けられて
いる部分が異っている。以下簡単な製造方法を併記して
説明する。
広く形成されたＰ型領斌２内にＮ型領域３が設けられて
いる部分が異っている。以下簡単な製造方法を併記して
説明する。
第１図において、比較的高抵抗のＮ型半導体基板１には
、Ｐ型不純物として、例えばボロン（Ｂ）のイオン注入
と熱拡散によりＰ型頭域２が選択的に形成されている。
、Ｐ型不純物として、例えばボロン（Ｂ）のイオン注入
と熱拡散によりＰ型頭域２が選択的に形成されている。
そしてこのＰ型領域２内にはＮ型不純物２例えばリン（
Ｐ）のイオン注入と熱拡散によりＮ型領域３が形成され
ている。
Ｐ）のイオン注入と熱拡散によりＮ型領域３が形成され
ている。
また、Ｐ型領域２内にはＮチャンネルＭＯＳトランジス
タを形成するＮ＋型ソース領域４とドレイン領域５及び
Ｐ＋型接触領域６が、更にＮ型領域３内にはＰチャンネ
ルＭＯＳトランジスタを形成するＰ＋型ソース領域９と
ドレイン領域１０及びＮ＋型接触領域１１が絶縁酸化膜
１２の開孔部によりイオン注入或いは拡散等によシ設け
られているＯ 各々の電極の接続方法は従来どおりである。すなわち、
電極１４はＮ＋型ノース電極１３と接続されて基準電位
Ｖ８８が印加され、また電極１６はＰ＋凰ソース電極１
５と接続されて電源電圧■ＤＤが印加される。そして、
各ドレイン電極１７．１８が接続されて出力Ｖｏｕｔに
、各ゲート電極８ａ。
タを形成するＮ＋型ソース領域４とドレイン領域５及び
Ｐ＋型接触領域６が、更にＮ型領域３内にはＰチャンネ
ルＭＯＳトランジスタを形成するＰ＋型ソース領域９と
ドレイン領域１０及びＮ＋型接触領域１１が絶縁酸化膜
１２の開孔部によりイオン注入或いは拡散等によシ設け
られているＯ 各々の電極の接続方法は従来どおりである。すなわち、
電極１４はＮ＋型ノース電極１３と接続されて基準電位
Ｖ８８が印加され、また電極１６はＰ＋凰ソース電極１
５と接続されて電源電圧■ＤＤが印加される。そして、
各ドレイン電極１７．１８が接続されて出力Ｖｏｕｔに
、各ゲート電極８ａ。
８ｂが接続されて入力Ｖｉｎとなっている。
このように構成された０ＭＯＳトランジスタにおいては
、ＰチャンネルＭＯＳトランジスタのＰ＋型ソース領域
９とＮ型領域３とＰ型頭域２を夫々上ミッ、り、ベース
、コレクタとする寄生ＰＮＰ トランジスタＴｒ１ａと
、ＮチャンネルＭＯＳトランジスタのＮ＋型ソース領域
４とＰ型頭域２とＮ型半導体基板１を夫々エミッタ、ベ
ース、コレクタとする寄生ＮＰＮトランジスタＴｒｚａ
が形成される０ そして、何らかの原因で出力ＶｏｕｔのＮ＋型ドレイン
領域５が負電位になるとＮ＋接触領域１１とＮ＋型ドレ
イン領域５間に微小電流が流れ、Ｔｒｌａを導通状態に
し、更にＴＢａのコレクタ電流が抵抗Ｒ２ａに流れ、Ｔ
ｒ２ａをバイアスしＴｒ２Ｂを導通状態にする。
、ＰチャンネルＭＯＳトランジスタのＰ＋型ソース領域
９とＮ型領域３とＰ型頭域２を夫々上ミッ、り、ベース
、コレクタとする寄生ＰＮＰ トランジスタＴｒ１ａと
、ＮチャンネルＭＯＳトランジスタのＮ＋型ソース領域
４とＰ型頭域２とＮ型半導体基板１を夫々エミッタ、ベ
ース、コレクタとする寄生ＮＰＮトランジスタＴｒｚａ
が形成される０ そして、何らかの原因で出力ＶｏｕｔのＮ＋型ドレイン
領域５が負電位になるとＮ＋接触領域１１とＮ＋型ドレ
イン領域５間に微小電流が流れ、Ｔｒｌａを導通状態に
し、更にＴＢａのコレクタ電流が抵抗Ｒ２ａに流れ、Ｔ
ｒ２ａをバイアスしＴｒ２Ｂを導通状態にする。
しかしながら、Ｔｒｌａのコレクタ電流はＮ型半導体基
板１中を流れるが、ＰｉＪｉ領域２の障壁でしゃ断され
Ｎ型領域３に流れ込むことができない。
板１中を流れるが、ＰｉＪｉ領域２の障壁でしゃ断され
Ｎ型領域３に流れ込むことができない。
このためＴｒ２ａのコレクタ電流はＴｒｘａを更にバイ
アスすることはなく従って、■ＤＩ）に大電流が流れる
こともなくなる。
アスすることはなく従って、■ＤＩ）に大電流が流れる
こともなくなる。
第２図は本発明の他の実施例の断面図であシ、第１図と
異るところはＰ型頭域をエピタキシアル層で形成したこ
とである′。 ′ 第２図において、Ｎ型半導体基板１上には、例えば１０
１″Ｚ２の不純物濃度を有するＰ−型シリコン層２０を
エピタキシアル成長法にょ）形成し、この上にイオン注
入法導にょシ選択的ＫＮ型領械３を形成する。以下第１
図の場合と同様に各チャンネルのソース領域４，９ドレ
イン領域５．１０接触領域６，１１及び電極１３〜１８
等を形成したのち、各電極の接続配線を形成しくＪ４０
Ｓトランジスタを完成させる。
異るところはＰ型頭域をエピタキシアル層で形成したこ
とである′。 ′ 第２図において、Ｎ型半導体基板１上には、例えば１０
１″Ｚ２の不純物濃度を有するＰ−型シリコン層２０を
エピタキシアル成長法にょ）形成し、この上にイオン注
入法導にょシ選択的ＫＮ型領械３を形成する。以下第１
図の場合と同様に各チャンネルのソース領域４，９ドレ
イン領域５．１０接触領域６，１１及び電極１３〜１８
等を形成したのち、各電極の接続配線を形成しくＪ４０
Ｓトランジスタを完成させる。
このように構成された０ＭＯＳトランジスタにおいては
、寄生トランジスタＴｒ１ｂ 、 Ｔｒ２ｂが形成され
ても第１図の場合と同様にＮ型領域３がＰ″″型シリコ
ン層２０中に形成されているため、Ｔｒｚｂのコレクタ
電流はＮ型半導体基板１にのみ流れ、＝ ９− ラッチアップ現象を効果的に防止できる。
、寄生トランジスタＴｒ１ｂ 、 Ｔｒ２ｂが形成され
ても第１図の場合と同様にＮ型領域３がＰ″″型シリコ
ン層２０中に形成されているため、Ｔｒｚｂのコレクタ
電流はＮ型半導体基板１にのみ流れ、＝ ９− ラッチアップ現象を効果的に防止できる。
上記各実施例においてはＮ型半導体基板を用いた場合に
ついて説明したが、Ｐ型半導体基板を用いた場合も同様
にラッチアップ現象を防止できるものである。
ついて説明したが、Ｐ型半導体基板を用いた場合も同様
にラッチアップ現象を防止できるものである。
以上詳細に説明したように、本発明によれば、各チャン
ネルのＭＯｓトランジスタの面積を増大することなくラ
ッチアップ現象を防止した高密度の相補型ＭＯＳ半導体
装置が得られるのでその効果は大きい。
ネルのＭＯｓトランジスタの面積を増大することなくラ
ッチアップ現象を防止した高密度の相補型ＭＯＳ半導体
装置が得られるのでその効果は大きい。
第１図は本発明の一実施例の断面図、第２図は本発明の
他の実施例の断面図、第３図は従来の０ＭＯＳトランジ
スタの断面図、第４図は第３図の０ＭＯＳ） 、ランジ
スタに生ずる寄生トランジスタの等価回路図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・Ｐ型頭
域、３・・・・・・Ｎ型領域、４・・・・・・Ｎ＋型ソ
ース領域、５・・・・・・Ｎ＋型ドレイン領域、６・・
・・・・Ｐ十型接触領域、７ａ。 ７ｂ・・・・・・ゲート酸化膜、８ａ、８ｂ・・団・ゲ
ート電極、９・・・・・・Ｐ 型ソース領域、１ｏ・・
・・・・Ｐ＋型ドレイン領域、１１・・・・・・Ｎ＋型
接触領域、１２・・・・・・絶縁酸化膜、１３〜１８・
・・・・・電極、１９・・・・・・フィールド酸化膜、
２０・・・・・・Ｐ−型シリコン層。
他の実施例の断面図、第３図は従来の０ＭＯＳトランジ
スタの断面図、第４図は第３図の０ＭＯＳ） 、ランジ
スタに生ずる寄生トランジスタの等価回路図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・Ｐ型頭
域、３・・・・・・Ｎ型領域、４・・・・・・Ｎ＋型ソ
ース領域、５・・・・・・Ｎ＋型ドレイン領域、６・・
・・・・Ｐ十型接触領域、７ａ。 ７ｂ・・・・・・ゲート酸化膜、８ａ、８ｂ・・団・ゲ
ート電極、９・・・・・・Ｐ 型ソース領域、１ｏ・・
・・・・Ｐ＋型ドレイン領域、１１・・・・・・Ｎ＋型
接触領域、１２・・・・・・絶縁酸化膜、１３〜１８・
・・・・・電極、１９・・・・・・フィールド酸化膜、
２０・・・・・・Ｐ−型シリコン層。
Claims (1)
- 第１導電型半導体基体上に設けられた第２導電型領域
と、該第２導電型領域内に設けられた第１導電型領域と
、前記第２導電型領域中に設けられた第１導電型チャン
ネルのＭＯＳトランジスタと、前記第１導電型領域中に
設けられた第２導電型チャンネルのＭＯＳトランジスタ
とを含むことを特徴とする相補型ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223215A JPS61101072A (ja) | 1984-10-24 | 1984-10-24 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223215A JPS61101072A (ja) | 1984-10-24 | 1984-10-24 | 相補型ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101072A true JPS61101072A (ja) | 1986-05-19 |
Family
ID=16794593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223215A Pending JPS61101072A (ja) | 1984-10-24 | 1984-10-24 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101072A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194349A (ja) * | 1988-01-29 | 1989-08-04 | Toshiba Corp | 半導体装置 |
| WO1990008401A1 (de) * | 1989-01-12 | 1990-07-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | INTEGRIERTE SCHALTUNG MIT ZUMINDEST EINEM n-KANAL-FET UND ZUMINDEST EINEM p-KANAL-FET |
-
1984
- 1984-10-24 JP JP59223215A patent/JPS61101072A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194349A (ja) * | 1988-01-29 | 1989-08-04 | Toshiba Corp | 半導体装置 |
| WO1990008401A1 (de) * | 1989-01-12 | 1990-07-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | INTEGRIERTE SCHALTUNG MIT ZUMINDEST EINEM n-KANAL-FET UND ZUMINDEST EINEM p-KANAL-FET |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3955210A (en) | Elimination of SCR structure | |
| JPS6080267A (ja) | 半導体集積回路装置の製造方法 | |
| JP2590295B2 (ja) | 半導体装置及びその製造方法 | |
| JPS61101072A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS6211017Y2 (ja) | ||
| JP2661318B2 (ja) | 半導体装置 | |
| JPS58223362A (ja) | 半導体装置 | |
| JPH09199607A (ja) | Ｃｍｏｓ半導体装置 | |
| JPS5819137B2 (ja) | 相補型ｍｏｓトランジスタ | |
| JPS62104068A (ja) | 半導体集積回路装置 | |
| JP3057698B2 (ja) | 半導体装置 | |
| JPH0222859A (ja) | 半導体装置 | |
| JPS5882562A (ja) | 半導体装置 | |
| JPH01208860A (ja) | Ｃｍｏｓトランジスタのラッチアップ防止構造 | |
| JPS6281053A (ja) | 半導体集積回路装置 | |
| JPH01117055A (ja) | 相補型絶縁ゲート電界効果半導体装置 | |
| JPS60154554A (ja) | 相補型絶縁ゲ−ト電界効果半導体装置 | |
| JPS63244876A (ja) | 相補型ｍｉｓ半導体装置及びその製造方法 | |
| JPH02276271A (ja) | バイポーラ・ｃｍｏｓ半導体装置及びその製造方法 | |
| JPS611046A (ja) | 半導体集積回路装置 | |
| JPH0258369A (ja) | 半導体集積回路装置 | |
| JPH0464184B2 (ja) | ||
| JPH01305560A (ja) | 相補型ｍｏｓトランジスタ | |
| JPH0289358A (ja) | 相補型ｍｉｓ集積回路 | |
| JPH0267754A (ja) | バイポーラｃｍ□ｕｏｓ半導体装置 |