JPS60154554A - 相補型絶縁ゲ−ト電界効果半導体装置 - Google Patents
相補型絶縁ゲ−ト電界効果半導体装置Info
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- JPS60154554A JPS60154554A JP59011184A JP1118484A JPS60154554A JP S60154554 A JPS60154554 A JP S60154554A JP 59011184 A JP59011184 A JP 59011184A JP 1118484 A JP1118484 A JP 1118484A JP S60154554 A JPS60154554 A JP S60154554A
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- Japan
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- electrode
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- parasitic
- insulated gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
不発明は相補型電界効果トランジスタを用いた（以下、
ＣＭｔＪＳ型と称す）集積回路に係シ、特に。
ＣＭｔＪＳ型と称す）集積回路に係シ、特に。
出力端子に接続されたＣＭ（Ｊ８型Ｎ（ＪＴ回路（以下
。
。
出カバ曖７７と称ず）の改良に関するものである。
（発明の背景）
ＵＭＬｌＳ型集積回路はＰチャンネルトランジスタとＮ
チャンネルトランジスタとを組み合せたものであるが、
一方がウェル領域に形成されるため。
チャンネルトランジスタとを組み合せたものであるが、
一方がウェル領域に形成されるため。
寄生サイリスタが構成されやすく、外部ノイズによりこ
の寄生サイリスタが導通するいわゆ石ラッチアップが起
こりやすいとい９欠点がある。外部ノイズとして電源ノ
イズ、入力あるいは出力に加わるノイズがあり、それら
によって起こるラッチアップをそれぞれ電源ラッチア、
ブ、入カラッチア、プ、出力ラッチアップと称している
０例えは、出力う、チア、プは出力端子が電源重圧よシ
高くなった場合あるいは接地電位より低くなっ−ｆｃ場
合、ソース電極から電源へあるいは接地′を極へと各局
に電流が流れこの電流がトリガーとなってラッチアップ
を起こす、この出力ラッチアップが上記の３つのう、チ
アツブの中で最も起こりやすいものであり、出力ラッチ
の同上が最大の課題であった。
の寄生サイリスタが導通するいわゆ石ラッチアップが起
こりやすいとい９欠点がある。外部ノイズとして電源ノ
イズ、入力あるいは出力に加わるノイズがあり、それら
によって起こるラッチアップをそれぞれ電源ラッチア、
ブ、入カラッチア、プ、出力ラッチアップと称している
０例えは、出力う、チア、プは出力端子が電源重圧よシ
高くなった場合あるいは接地電位より低くなっ−ｆｃ場
合、ソース電極から電源へあるいは接地′を極へと各局
に電流が流れこの電流がトリガーとなってラッチアップ
を起こす、この出力ラッチアップが上記の３つのう、チ
アツブの中で最も起こりやすいものであり、出力ラッチ
の同上が最大の課題であった。
出力ラッチアップ対策として、従来、Ｐチャンネルトラ
ンジスタとＮチャンネルトランジスタの間隔全床り゛る
。高ａ度基板に低濃度層をエピタキシャル成長させた基
板を使用するなどの方法があるが、いずれもチップ面積
が増大する。コストが高くつくなどの欠点があった。
ンジスタとＮチャンネルトランジスタの間隔全床り゛る
。高ａ度基板に低濃度層をエピタキシャル成長させた基
板を使用するなどの方法があるが、いずれもチップ面積
が増大する。コストが高くつくなどの欠点があった。
（発明の目的） 、
不発明の目的はチップ面積を増大させることなく低コス
トでラッチアップに強い相補型電界効果半導体装置を提
イｔ（することにある・（発明の構成） 本発明によれは、半尋体系僕にＰチャンネルトランジス
タとＮチャンネルトランジスタを有し。
トでラッチアップに強い相補型電界効果半導体装置を提
イｔ（することにある・（発明の構成） 本発明によれは、半尋体系僕にＰチャンネルトランジス
タとＮチャンネルトランジスタを有し。
Ｐチャンネルトランジスタのドレイン電極とＮチャンネ
ルトランジスタのドレイン電極を共通に接続して外部出
力端子に接続した相補型電界効果半導体装置に於て、少
く共一方のトランジスタのソース電極を非整流型抵抗体
を介して電源に接続した半導体装置を得る。
ルトランジスタのドレイン電極を共通に接続して外部出
力端子に接続した相補型電界効果半導体装置に於て、少
く共一方のトランジスタのソース電極を非整流型抵抗体
を介して電源に接続した半導体装置を得る。
以下１図面を参照して１本発明をよシ詳細に説明する。
（従来技術）
先ず出力ラッチアップの発生原理を第１図および第２図
を使って説明する。第１図は従来の一般的なＣＭＯ８Ｉ
Ｃの出力バッファ部の断面図である。Ｎ型シリコン基板
２１にＰ型のウェル領域２２を有し、基板２１にＰチャ
ンネルトランジスタのソース、ドレイン領域２３．２４
と電源接続領域２５とをそれぞれＰ型およびＮ型で４Ｌ
、ウェル領域２２にｄＮチャンネルトランジスタのソー
ス。
を使って説明する。第１図は従来の一般的なＣＭＯ８Ｉ
Ｃの出力バッファ部の断面図である。Ｎ型シリコン基板
２１にＰ型のウェル領域２２を有し、基板２１にＰチャ
ンネルトランジスタのソース、ドレイン領域２３．２４
と電源接続領域２５とをそれぞれＰ型およびＮ型で４Ｌ
、ウェル領域２２にｄＮチャンネルトランジスタのソー
ス。
ドレイン領域２６，２７と電源接続領域２８とをＮ型お
よびＰ型で有している。ＰチャンネルトランジスタとＮ
チャンネルトランジスタのソース領域２３．２６は共に
出力端子に接続され、ドレイン領域２４と接続領域２５
とは■ＤＤ端子に、ドレイン領域２７と接続領域２８と
はＶｓｓ端子に接続されている。ソースおよびドレイン
領域２３゜２４ ＋ ２ ｅ ｔ ２７とウェル領域２
２とによって寄生バイポーラトランジスタが形成され、
これら寄生バイポーラトランジスタＴｒ！、Ｔｒｚ、’
ｌ’ｒａを図中ｉＣＣ八人ている。第２図は寄生トラン
ジスタＴｒｔ。
よびＰ型で有している。ＰチャンネルトランジスタとＮ
チャンネルトランジスタのソース領域２３．２６は共に
出力端子に接続され、ドレイン領域２４と接続領域２５
とは■ＤＤ端子に、ドレイン領域２７と接続領域２８と
はＶｓｓ端子に接続されている。ソースおよびドレイン
領域２３゜２４ ＋ ２ ｅ ｔ ２７とウェル領域２
２とによって寄生バイポーラトランジスタが形成され、
これら寄生バイポーラトランジスタＴｒ！、Ｔｒｚ、’
ｌ’ｒａを図中ｉＣＣ八人ている。第２図は寄生トラン
ジスタＴｒｔ。
Ｔｒｚ、 Ｔｒｓ によって形成される等価回路図であ
る。
る。
例として出力端子■ＤＤより高くなった場合のラッチア
ップの発生原理を説明する。出力が■ＤＤより高くなる
とＰチャンネルトランジスタのドレイン１７とＮ型基板
１１とで構成されるダイオードに出力から■ＤＤの向き
に電流が流れる。このＸ流の一部はウェル領域（Ｔｒｚ
のコレクタ）１２に達し寄生トランジスタＴｒ２が導通
する。寄生トランジスタＴｒｚ を流れる…：流は寄生
抵抗Ｒ１を通ってＶＳＳに流れ込むが、舒生抵抗几鵞の
電圧降下が寄生トランジスタＴｒ３のベースにバイアス
をかけ、寄生トランジスタＴｒａを導通する。寄生トラ
ンジスタＴｒ３の４通時の電流は寄生抵抗Ｒ＋１を通っ
てＶｌ）］） Ｋ流れるが、寄生抵抗Ｒ１の電圧降下が
寄生トランジスタＴｒｉ のベースをバイアスすると、
寄生トランジスタＴｒｘが４通する。寄生トランジスタ
Ｔｒ１の導通時の電流は寄生トランジスタＴｒａのベー
ス電流となって正帰環がかかる。
ップの発生原理を説明する。出力が■ＤＤより高くなる
とＰチャンネルトランジスタのドレイン１７とＮ型基板
１１とで構成されるダイオードに出力から■ＤＤの向き
に電流が流れる。このＸ流の一部はウェル領域（Ｔｒｚ
のコレクタ）１２に達し寄生トランジスタＴｒ２が導通
する。寄生トランジスタＴｒｚ を流れる…：流は寄生
抵抗Ｒ１を通ってＶＳＳに流れ込むが、舒生抵抗几鵞の
電圧降下が寄生トランジスタＴｒ３のベースにバイアス
をかけ、寄生トランジスタＴｒａを導通する。寄生トラ
ンジスタＴｒ３の４通時の電流は寄生抵抗Ｒ＋１を通っ
てＶｌ）］） Ｋ流れるが、寄生抵抗Ｒ１の電圧降下が
寄生トランジスタＴｒｉ のベースをバイアスすると、
寄生トランジスタＴｒｘが４通する。寄生トランジスタ
Ｔｒ１の導通時の電流は寄生トランジスタＴｒａのベー
ス電流となって正帰環がかかる。
寄生トランジスタ’ｌ’ｒ１とＴｒｚ ０自流増幅率の
和が＠１”を超えると寄生トランジスタＴｒ１とＴｒａ
で４′ｆ４成されるサイリスタが導通してしまうｅラッ
チアップを起こしにくくするためには、寄生トランジス
タＴｒｔとＴｒｌ の電流増幅率を小さくするか、寄生
抵抗几・（Ｒ冨）を小さくする等の手段がとられる。
和が＠１”を超えると寄生トランジスタＴｒ１とＴｒａ
で４′ｆ４成されるサイリスタが導通してしまうｅラッ
チアップを起こしにくくするためには、寄生トランジス
タＴｒｔとＴｒｌ の電流増幅率を小さくするか、寄生
抵抗几・（Ｒ冨）を小さくする等の手段がとられる。
（実施例）
第３図は本発明の一実施例を示す出カバ、ファの断面図
である。Ｎ型基板１円に形成されたＰ型ドレイン領域３
．ソース領域４及びゲート酸化ｌ換１３、ゲート電極１
１によりＰチャンネルＭＵＳトランジスタが形成される
。Ｎ型基板１円に形成されたＰ型ウェル領域２内に形成
されたＮ型ドレイン領域６．ソース領域７及びゲート酸
化ｄ１３’。
である。Ｎ型基板１円に形成されたＰ型ドレイン領域３
．ソース領域４及びゲート酸化ｌ換１３、ゲート電極１
１によりＰチャンネルＭＵＳトランジスタが形成される
。Ｎ型基板１円に形成されたＰ型ウェル領域２内に形成
されたＮ型ドレイン領域６．ソース領域７及びゲート酸
化ｄ１３’。
ゲートー：極１１′によｊＱＮチャンネルＭＯ８）ラン
ジスタが形成される。Ｎ型基板１とＰ型ウェル領域２と
にそれぞれ電源電位を与えるためＮ基板１にＮ＋領域５
及びＰウェル領域２内にＰ＋領域８を形成する。Ｐ＋領
域５に”ＤＤ に接続する電極４０を形成する。Ｎチャ
ンネルトランジスタのソース領域７とＰ＋領域８にｖｓ
ｓに接続する電極９を形成する。Ｐチャンネルトランジ
スタのドレイン３とＮチャンネルトランジスタのドレイ
ン６′ｆ：共通に接続して出力に接続する電極１２を形
成する。
ジスタが形成される。Ｎ型基板１とＰ型ウェル領域２と
にそれぞれ電源電位を与えるためＮ基板１にＮ＋領域５
及びＰウェル領域２内にＰ＋領域８を形成する。Ｐ＋領
域５に”ＤＤ に接続する電極４０を形成する。Ｎチャ
ンネルトランジスタのソース領域７とＰ＋領域８にｖｓ
ｓに接続する電極９を形成する。Ｐチャンネルトランジ
スタのドレイン３とＮチャンネルトランジスタのドレイ
ン６′ｆ：共通に接続して出力に接続する電極１２を形
成する。
次にＰチャンネルトランジスタのソース領域４と電源Ｖ
ＤＤ１０’ｅ絶縁膜１４上に形成したポリ８１ 抵抗１
輪’１ｓＶｃよ！ｌ接続する。第１図に示す従来のＣＭ
０８出力バッ７アではＰチャンネルトランジスタのソー
ス２４に＠接ｖＤＤの電源を接続していたが、不実施例
ではＰチャンネルトランジスタのソース４をポリＳｔの
抵抗１５を弁してＶＤＤの電源に接続している。
ＤＤ１０’ｅ絶縁膜１４上に形成したポリ８１ 抵抗１
輪’１ｓＶｃよ！ｌ接続する。第１図に示す従来のＣＭ
０８出力バッ７アではＰチャンネルトランジスタのソー
ス２４に＠接ｖＤＤの電源を接続していたが、不実施例
ではＰチャンネルトランジスタのソース４をポリＳｔの
抵抗１５を弁してＶＤＤの電源に接続している。
次に１本実施例によるラッチアップの改善効果について
説明する。
説明する。
第４図は第３図のＣＭ（Ｊ８出力バッファに形成される
寄生バイポーラトランジスタの回路ｔ ＩＭ 酪化した
等価回路図である。寄生トランジスタＴｒ１ｘＵＰチャ
ンネルトランジスタのソース４．Ｎ型基板１．Ｐ型ウェ
ル領域２で構成されるＰＮＰ）ランジスタウ寄生トラン
ジスタＴｒ３はＮチャンネルトランジスタのンース７．
Ｐ型ウェル領域２．Ｎ型基板１で構成されるＮＰＮ）ラ
ンジスタである。
寄生バイポーラトランジスタの回路ｔ ＩＭ 酪化した
等価回路図である。寄生トランジスタＴｒ１ｘＵＰチャ
ンネルトランジスタのソース４．Ｎ型基板１．Ｐ型ウェ
ル領域２で構成されるＰＮＰ）ランジスタウ寄生トラン
ジスタＴｒ３はＮチャンネルトランジスタのンース７．
Ｐ型ウェル領域２．Ｎ型基板１で構成されるＮＰＮ）ラ
ンジスタである。
寄生抵抗Ｒ１はＰ型ウェル領域２からＮ＋電極５間の抵
抗値、抵抗１１＋３はボ＋）ＳＨ抵抗層１５の抵抗値で
ある。１ｇはＮ型基板内でサイリスタのトリガー電流と
して寄与する市流ｉ＠金表している。
抗値、抵抗１１＋３はボ＋）ＳＨ抵抗層１５の抵抗値で
ある。１ｇはＮ型基板内でサイリスタのトリガー電流と
して寄与する市流ｉ＠金表している。
定性的にはを生抵抗ＲｉＶｃよるｓ＝電圧降下より。
奇生トランジスタＴｒｌのエミッターベース間が順バイ
アスされて％ ＶＤＤから抵抗Ｒ３を通って電流が流れ
ようセすると、抵抗Ｒ３による電圧降下により、奇生ト
ランジスタＴｒｉ のエミッタの電位が下がシ、寄生ト
ランジスタＴｒ１の導通時電流を抑制するように働く、
その結果、寄生トランジスタＴｒ１とＴｒａ の電流増
幅率の和が”１”になるのを妨ぎサイリスタが導通しに
くくなる。
アスされて％ ＶＤＤから抵抗Ｒ３を通って電流が流れ
ようセすると、抵抗Ｒ３による電圧降下により、奇生ト
ランジスタＴｒｉ のエミッタの電位が下がシ、寄生ト
ランジスタＴｒ１の導通時電流を抑制するように働く、
その結果、寄生トランジスタＴｒ１とＴｒａ の電流増
幅率の和が”１”になるのを妨ぎサイリスタが導通しに
くくなる。
次に、寄生トランジスタＩｌｌ ｒｌ 、 ｌｌ＋ ｒ
３ の電流増幅 Ｉ率をそれぞれα１＊ａ８ とすると
ＶＤＤ から流れる電流は次式で表わされる。
３ の電流増幅 Ｉ率をそれぞれα１＊ａ８ とすると
ＶＤＤ から流れる電流は次式で表わされる。
ここでｖｌ−は奇生トランジスタＴｒｔのエミッターベ
ース間の順電圧である。
ース間の順電圧である。
上式ニ於て α１＋α３＝１ とすると分母の第１項は
′０″になるが第２項がθ″′でないため■は次の式で
表わされる。
′０″になるが第２項がθ″′でないため■は次の式で
表わされる。
従来のＣＭＵ Ｓ 出力バッ７アでは、抵抗Ｒ，かない
ため、（２）式に於て分母がｏ″になり電流が無限に流
れトリガー電［：奴υ去っても電流が流れ続けるという
ラッチアップを生ずる。不実施例では（２）式に示すよ
うにｖＤＤから流れる電流は抵抗Ｒ，ｖｃよシ制限され
実質的にラッチアップは起こらない事になる。
ため、（２）式に於て分母がｏ″になり電流が無限に流
れトリガー電［：奴υ去っても電流が流れ続けるという
ラッチアップを生ずる。不実施例では（２）式に示すよ
うにｖＤＤから流れる電流は抵抗Ｒ，ｖｃよシ制限され
実質的にラッチアップは起こらない事になる。
ポリＳｔ＋に）の抵抗値Ｒｓは大きくすればする＃１ど
ラッチアップは起こシにくくなるが、あまシ大きくする
と通常使用状態でハイレベル出力電圧の低下が起こり望
ましくない、抵抗Ｒ３の抵抗値としては、Ｐチャンネル
トランジスタのオン抵抗に比べて無視できるくらいの大
きさ、例えばオン抵抗の１／１０〜１１５が望ましい、
芙験によればオン抵抗の１７１０で約ｌＯΩあれば十分
ラッチアップの防止に効果がある事が羅められている。
ラッチアップは起こシにくくなるが、あまシ大きくする
と通常使用状態でハイレベル出力電圧の低下が起こり望
ましくない、抵抗Ｒ３の抵抗値としては、Ｐチャンネル
トランジスタのオン抵抗に比べて無視できるくらいの大
きさ、例えばオン抵抗の１／１０〜１１５が望ましい、
芙験によればオン抵抗の１７１０で約ｌＯΩあれば十分
ラッチアップの防止に効果がある事が羅められている。
ｌＯΩのボＩＪ８ｉ抵抗層による面積増加は無視できる
程度であシ、全体のチップ面積の増大にはならない。
程度であシ、全体のチップ面積の増大にはならない。
不実施例ではＰチャンネルトランジスタのソースとＶＤ
Ｄ電極を抵抗で接続したが、Ｎチャンネルトランジスタ
のソースとｖ 電極を抵抗で接続しても同様の効果が得
られる事は明らかである。
Ｄ電極を抵抗で接続したが、Ｎチャンネルトランジスタ
のソースとｖ 電極を抵抗で接続しても同様の効果が得
られる事は明らかである。
又両方に抵抗を接続しても良いが一方だけで十分である
。但しソースと基板バイアス効果を考えるとＰチャンネ
ルトランジスタの方が影響が少いのでＰチャンネルトラ
ンジスタのソースとＶＤＤ間を抵抗で接続するのが一番
良い方法と言える。
。但しソースと基板バイアス効果を考えるとＰチャンネ
ルトランジスタの方が影響が少いのでＰチャンネルトラ
ンジスタのソースとＶＤＤ間を抵抗で接続するのが一番
良い方法と言える。
又不実施例ではボＩＪＳＩ抵抗層を使用したがＮ型基板
内ｖｃＮ＋拡散層の抵抗を使用しても同様の効果が得ら
れる。ただしＮ型基板内にＰ＋拡散層を抵抗として使う
方法はＰ＋拡散層がサイリスタのアノードとして働くの
で逆効果となる。
内ｖｃＮ＋拡散層の抵抗を使用しても同様の効果が得ら
れる。ただしＮ型基板内にＰ＋拡散層を抵抗として使う
方法はＰ＋拡散層がサイリスタのアノードとして働くの
で逆効果となる。
以上のように、不発明によれば、チップサイズを大きく
する事なく出力う、チに強いＣＭＵ Ｓ型出カバ、ファ
を得ることができる―
する事なく出力う、チに強いＣＭＵ Ｓ型出カバ、ファ
を得ることができる―
第１図は従来のＣＭＵＳ型出力バッファの断面図。
第２図はう、チアツブ現象を説明する等価回路図、第３
図は不発明の一実施例を示すＣＭＯ８型Ｏ８バッ７アの
等価回路図、第４図は第３図の寄生サイリスタを示す等
価回路図である。 １．２１・・・・・・シリコン基板、２．２２・・・・
・・ウェル領域、３，４，２３．２４・・・・・・Ｐチ
ャ゛ンネ−ルトランジスタのソース、ドレイン％ ５．
２５・・・・・・・・・ｖＤＤ ’Ｊｉ！領域、 ６，
７，２６．２７−−Ｎｆヤンネルトランジスタのソース
、ドレイン、８．２８・・・・・・ＶＳＳ接続領域、９
，１０．１２・・・・・・電極、１１．１１’ ・・・
・・・ゲート′出、椿−１３，１３’ ・・・・・・ゲ
ート酸化膜、１４・・・・・酸化膜、１５・・・・・・
ポリン −リコン抵抗。 ５Ｓ ｚ４図
図は不発明の一実施例を示すＣＭＯ８型Ｏ８バッ７アの
等価回路図、第４図は第３図の寄生サイリスタを示す等
価回路図である。 １．２１・・・・・・シリコン基板、２．２２・・・・
・・ウェル領域、３，４，２３．２４・・・・・・Ｐチ
ャ゛ンネ−ルトランジスタのソース、ドレイン％ ５．
２５・・・・・・・・・ｖＤＤ ’Ｊｉ！領域、 ６，
７，２６．２７−−Ｎｆヤンネルトランジスタのソース
、ドレイン、８．２８・・・・・・ＶＳＳ接続領域、９
，１０．１２・・・・・・電極、１１．１１’ ・・・
・・・ゲート′出、椿−１３，１３’ ・・・・・・ゲ
ート酸化膜、１４・・・・・酸化膜、１５・・・・・・
ポリン −リコン抵抗。 ５Ｓ ｚ４図
Claims (1)
- 十専体期仮に第１および第２導電型絶縁ゲート電界効果
トランジスタを有し、前記第１４電型絶縁ゲート電界効
果トランジスタのドレイン電極と前記第２４１１型絶縁
ゲート電界漏果トラレジスタのドレイン電極とを共通に
接続して外部出力端子に接続し、少く共一方の絶縁ゲー
ト電界効果トランジスタのソース両極を多結晶シリコン
の抵抗体を介して電源に接続しｆｃ＄を特徴とする相補
型絶縁ゲート電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011184A JPS60154554A (ja) | 1984-01-24 | 1984-01-24 | 相補型絶縁ゲ−ト電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011184A JPS60154554A (ja) | 1984-01-24 | 1984-01-24 | 相補型絶縁ゲ−ト電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154554A true JPS60154554A (ja) | 1985-08-14 |
Family
ID=11770977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011184A Pending JPS60154554A (ja) | 1984-01-24 | 1984-01-24 | 相補型絶縁ゲ−ト電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249472A (ja) * | 1986-04-22 | 1987-10-30 | Nec Corp | 相補型半導体集積回路装置 |
| US10155233B2 (en) | 2008-04-09 | 2018-12-18 | Carlisle Fluid Technologies, Inc. | Splash plate retention method and apparatus |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148387A (en) * | 1975-06-16 | 1976-12-20 | Fujitsu Ltd | Semiconductor device |
| JPS5458374A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Complementary mis ic |
| JPS56133867A (en) * | 1980-03-21 | 1981-10-20 | Semiconductor Res Found | Thermoelectric emission transistor |
| JPS5772376A (en) * | 1980-10-24 | 1982-05-06 | Hitachi Ltd | Protective circuit device for semiconductor |
-
1984
- 1984-01-24 JP JP59011184A patent/JPS60154554A/ja active Pending
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