KR890004426B1

KR890004426B1 - 씨 모오스 입력 보호회로

Info

Publication number: KR890004426B1
Application number: KR1019860009885A
Authority: KR
Inventors: 장득수; 강동욱
Original assignee: 삼성전자 주식회사; 강진구
Priority date: 1986-11-22
Filing date: 1986-11-22
Publication date: 1989-11-03
Also published as: KR880006783A

Abstract

내용없음.

Description

씨 모오스 입력 보호회로

제1도는 종래의 씨 모오스 입력 보호 회로도.

제2도는 폴리실리콘 저항을 사용한 제1도의 종래의 실시예의 단면도.

제3도는 확산저항을 사용한 제1도의 종래의 실시예의 단면도.

제4도는 본 발명의 회로도.

제5도는 본 발명의 입력전압과 전류의 관계 특성 곡선도.

제6도는 제4도의 회로도를 반도체 장치에 실시한 평면도.

제7도는 제6도의 X-X'에서의 단면도.

본 발명은 씨 모오스 전계효과 트랜지스터를 가지는 반도체 장치의 개량된 입력보호 장치에 관한 것으로 특히 고전압의 입력전압에 대해 씨 모오스 전계효과 트랜지스터의 게이트 절연막의 파괴를 방지하기 위해 보호 다이오우드와 폴리 저항을 게이트 전극으로 하는 필드 트랜지스터로 된 반도체 장치에 관한 것이다.

MIS(Metal Insulator Semiconductor) 구조의 전계효과 트랜지스터와 같은 절연막을 가지는 반도체 장치에 있어서는 게이트 전극 아래에 있는 게이트 절연막이 강한 전계에 의해 파괴가 된다. 이 강한 전계는 인체 또는 포장재료에 충전된 정전기가 상기 반도체 장치를 통해 방전하면서 높은 서어지 전압이 입력하면서 발생한다. 특히 사람이 상기 반도체 장치를 취급하면서 인체에 충전된 정전기가 정전방전(Electro Static Discharge ; 이하 ESD라 칭함)에 의해 상기 절연층이 파괴되는 일이 가장 많이 일어나는 것으로 알려져 있다.

씨 모오스 전계효과 트랜지스터의 게이트 절연층 파괴를 방지하기 위한 종래의 방법으로 제1도에 도시한 바와같은 입력 보호회로가 있다. 입력패드(10)에 저항 R₁이 접속되어 씨 모오스 전계효과 트랜지스터의 게이트에 단자(12)가 접속되며 상기 게이트와 병렬로 클램핑 다이오우드 D₂및 클램핑 다이오우드 D₁이 각각 접지 및 공급전압(Vcc) 단자(11)에 접속된다.

제1도의 저항 R₁은 폴리실리콘 저항일 수도 있고 확산저항일 수도 있다.

저항 R₁이 폴리실리콘 저항일경우 제1도의 입력 보호회로를 반도체 칩상에 실현한 단면도를 나타낸 도면이 제2도이다.

제2도의 종래의 입력보호 방법은 Dewitt G.Ong이 저술한 Modern Mos Technology의 제273면에 게재된 방법으로써 N형 기판(19) 상에 입력패드(10)가 폴리실리콘 저항(13)과 접속되어 있고 P형 웰(18) 내에 N⁺P접합 디이오우드(15)가 형성되고 이 다이오우드를 둘러쌓고 반도체 표면에 P⁺의 보호링(14)이 형성되어 있다.

또한 반도체 기판(19) 표면에는 P⁺N접합 다이오우드(17)가 형성되고 이 다이오우드를 둘러쌓고 상기 기판표면에 N⁺의 보호링(16)이 형성되어 제1도와 같은 배선으로 접속되어 있다.

제2도와 같은 종래의 폴리실리콘 저항을 사용한 입력보호 장치는 정전방전중 보호 다이오우드들(15)(17)이 순방향 바이어스가 될때 전류가 상기 보호링들에 의해 수집되거나 션트(Shunt)가 되기 때문에 래치업에 강한 것으로 알려져 있다. 그러나 P형 웰(18)과 기판(19)은 고저항을 갖고 있기 때문에 정전압방전중 상기 보호 다이오우드(15) 또는 (17)의 역방향 브레이크다운 동작에 의한 상기 보호 다이오우드(15)와 보호링(14) 사이의 동적저항과 상기 보호 다이오우드(17)와 보호링(16) 사이의 동적저항이 커져 게이트 절연막의 파괴를 방지하는데 효과적일 수가 없다.

따라서 상기와 같은 동적저항을 작게하려면 기판과 웰의 저항을 낮추거나 보호다이오우드들의 형성면적을 크게하여야 한다.

그러나 기판과 웰의 저항을 저항을 낮추려는 것은 반도체 장치에 사용하는 전압이 낮게되어 바람직하지 못하며 보호 다이오우드들의 형성면적을 크게 하는 것은 칩의 크기를 크게하는 것이 되어 바람직하지 못하다.

따라서 폴리실리콘 전항을 사용하는 입력 보호회로는 래치업에는 이점이 있으나 높은 정전방전에 대해서는 불이익을 갖게된다.

제3도는 제1도의 저항 R₁을 확산저항으로 한 경우의 단면도를 나타낸 도면이다.

제2도와 다른점은 고정항의 확산저항층(21)을 형성한 것이외에는 동일하다. 제3도의 확산저항 R₂을 사용하는 것은 상기 확산저항층(21)과 기판사이의 분포 다이오우드가 상기 확산저항 R₂에 의해 높은 정전방전 전압에 유리한 점이 있음은 1971년 3월에 발행된 IEEE TRANSACTION ON ELECTRON DEVICES의 제 250-252면에 기재된 바와같다.

그러나 이와같은 확산저항을 사용하는 입력 보호회로는 확산저항층(21)과 기판(19)과 웰(18)로 이루어지는 PNP의 횡방향 트랜지스터 Q₁와 기판(19)과 다이오우드 형성영역(15)으로 이루어지는 NPN의 종방향 트랜지스터(Q₂)로 구성되는 PNPN구조가 나타나게 된다. 그런데 상기 횡방향 트랜지스터(Q₁)의 전류증폭율 β₁은 1이하의 작은값을 갖게되고 종방향 트랜지스터(Q₂)의 전류증폭율은 통상수십의 값을 갖게 되므로 만약 β₁,β₂가 1보다 크게되면 이 PNPN구조의 SCR은 트리거되어 전류증폭 작용이 일어나게 되며 반도체 장치가 파괴되는 문제가 일어난다.

이와같은 래치업의 현상은 P⁺의 보호링(14)과 트랜지스터(Q₂)의 베이스 사이의 저항 RW₂즉 P형 웰(18)의 저항값을 작게하면 방지될 수 있으나 P형 웰(18)의 저항값을 작게하는 것은 전술한 반도체 장치의 동작전압을 낮추는 것이 되어 한계를 갖게된다.

따라서 제3도의 확산저항을 사용하는 입력 보호회로는 높은 정전방전에 대해서는 이점을 갖게되나 래치업에 있어서는 불이익을 갖는 문제점이 있게된다.

따라서 본 발명의 목적은 래치업 발생을 최대한 억제하고 정전방전에 의한 게이트 절연층의 파괴전압을 높일 수 있는 개량된 씨 모오스 전계효과 트랜지스터의 입력보호 장치를 제공함에 있다.

본 발명의 다른 목적은 칩의 면적을 줄일 수 있는 씨 모오스 전계효과 트랜지스터의 입력보호 장치를 제공함에 있다.

이하 본 발명을 도면에 참조하여 상세히 설명한다.

제4도는 본 발명에 따른 씨 모오스 반도체 장치의 입력 보호회로의 회로도를 나타낸 도면이다.

도면중 입력단자(30)는 반도체 장치의 금속도체층으로 형성되어 도선 용접이 되는 입력패드와 접속되는 단자이다.

상기 입력단자(30)와 직렬로 접속된 저항 R₁과 R₂는 폴리실리콘으로 된 저항이며, 출력단자(31)는 도시하지 않은 씨 모오스 반도체 장치에 접속이 된다.

또한 출력단자(31)에는 양의 서어지 전압을 방전을 하기 위한 클램핑 다이오우드 D₁의 애노드와 접속이 되며 상기 다이오우드 D₁의 캐소드는 전원공급전압 V_DD와 접속이 된다.

한편 상기 출력단자에는 음의 서어지 전압방전을 위한 클램핑 다이오우드 D₂의 캐소드와 접속이 되며 애노드는 통상적으로 접지가 되는 반도체 기판 전압 저압 V_SS에 접속이 된다.

또한 상기 폴리실리콘으로 된 저항 R₁은 피형 필드 트랜지스터 FTP의 게이트 전극으로 사용되며 상기 저항 R₁의 하부는 두꺼운 필드 산화막으로 된 게이트 절연막을 가지고 있다.

상기 필드 트랜지스터 FTP의 소오스는 단자(33)를 통해 전원공급전압 V_DD에 접속이 되며 드레인은 출력단자(31)과 접속이 된다.

또한 폴리실리콘 저항 R₂도 엔형 필드 트랜지스터 FTN의 게이트 전극으로 사용된다. 상기 필드 트랜지스터 FTP의 소오스는 반도체 기판에 접속이 되고 드레인은 출력단자(31)에 접속이 된다.

지금 입력단자(30)로 전원공급전압 V_DD보다 큰 양의 서어지 전압 또는 정전방전 전압이 입력하고 상기 전압이 엔형 필드 트랜지스터 FTN의 드레쉬홀드전압 V_TFN보다 작다 가정하면 즉 V_DD<V_IN<V_TFN일 경우 폴리실리콘 저항 R₁및 R₂는 전류를 제한하는 제한하는 작용을 하고 클램핑 다이오우드 D₁이 도통을 하므로 V..-V_IN에 의한 전류는 상기 다이오우드 D₁을 통해 전원공급단자(32)를 통해 전원으로 흘러나간다.

따라서 출력단자(31)에 접속된 씨 모오스 반도체 장치는 보호가 되게 된다.

한편 양의 서어지 전압이 상기 전워공급전업 V_DD및 엔형 필드 트랜지스터 FTN의 드레쉬홀드 전압보다 크다 가정하면 폴리실리콘 저항 R₁및 R₂와 클램핑 다이오우드 D₁및 엔형 필드 트랜지스터 FTN이 보호회로로 동작을 하게 된다. 따라서 V_IN-V_DD에 의한 전류는 클램핑 다이오우드 D₁및 전원공급단자(32)를 통해 전원으로 흘러나가며 동시에 V_IN-V_TFN에 의한 전류는 클램핑 다이오우드 D₁및 전원공급단자(32)를 통해 전원으로 흘러나가며 동시에 V_IN-V_TFN에 의한 전류의 일부는 상기 엔형 필드 트랜지스터 FTN의 도통에 의해 반도체 기판으로 흘러나가게 된다. 따라서 상기 클램핑 다이오우드 D₁를 통해 흐르는 전류가 종래 회로보다 작기 때문에 래치업에 유리한 점을 준다.

또한 음의 서어지 전압이 반도체 기판에 공급되는 기판 전압 V_SS(통상적으로 접지) 보다 작고 피형 필드 트랜지스터 FTP의 드레쉬홀드전압 V_TFP보다 크다고 가정하면 폴리실리콘 저항 R₁및 R₂와 클램핑 다이오우드 D₂의 동작에 의해 V_SS-V_IN에 의한 전류는 반도체 기판에서 상기 클램핑 다이오우드 D₂와 폴리실리콘 저항 R₂및 R₁을 통해 입력단자(30)로 빠져나간다.

한편 입력단자(30)로 입력하는 음의 서어지 전압이 피형 필드 트랜지스터 FTP의 드레쉬홀드전압 V_TFP보다 작다고 가정하면 폴리실리콘 저항 R₁및 R₂와 클램핑 다이오우드 D₂및 피형 필드 트랜지스터 FTP가 보호회로로 동작을 하므로써 V_SS-V_IN에 의한 전류는 클램핑 다이오우드 D₂를 통해 흘러나가고 V_SS-V_IN-V_DD에 의한 전류는 피형 필드 트랜지스터 FTP를 통해 전원공급단자(33)의 전원으로 빠져나가게 된다. 따라서 피형 필드 트랜지스터 FTP를 통해 입력전류가 분류되므로 클램핑 다이오우드 D₂를 통해 흐르는 전류를 감소시킬 수 있고 래치업에 유리한 점을 주게 된다.

제5도는 입력전압에 대해 제4도의 각 소자에 흐르는 전류의 특성곡선을 나타낸 도면으로써 도면중 A는 폴리실리콘 저항 R₁및 R₂에 흐르는 전류는 나타낸 것이며 B 및 B'는 각각 엔형 및 P형 필드 트랜지스터에 흐르는 전류를 나타낸 것이고 C 및 C'는 클램핑 다이오우드 D₁및 D₂에 흐르는 전류는 나타낸 특성곡선이다.

또한 도면중 V_T는 클램핑 다이오우드 D₁및 D₂의 정방향 드레쉬홀드전압(통상적으로 실리콘의 경우 0.7볼트)을 나타낸 것이다.

따라서 종래의 입력저항과 클램핑 다이오우드만을 사용한 입력 보호회로는 제5의 A곡선과 같이 입력전압에 대해 다이오우드에 흐르는 전류가 선형적으로 증가함에 비해 본 발명에 의한 제4도의 회로도에서 클램핑 다이오우드 D₁및 D₂에 흐르는 전류는 곡선 C 및 C'와 같이 되므로 전류의 양을 줄일 수 있어 래치업 현상 유발을 억제할 수 있는 이점을 갖게 된다.

제6도는 본 발명에 따른 제4도의 회로도를 반도체 웨이퍼상에 실시한 평면도를 나타낸 도면이다.

또한 제7도는 제6도의 평면도중 절선 X-X'로 절단하여 본 단면도를 나타낸 도면이다.

출발물질로 사용된 웨이퍼는 비저항 5-6Ω Cm N형 실리콘 반도체 기판이다.

제6도 및 제7도는 상기 웨이퍼중 제4도의 회로도만 나타낸 부분임을 유의하여야하며 각 제조공정은 공지의 공정들이다.

N형 기판(60) 상에는 씨 모오스 제조공정시 P채널 모오스 트랜지스터가 형성된 상기 기판(60)과 반대가 되는 도전형인 P형 웰영역(61)이 형성되어 있다.

상기 P형 웰영역(61)은 보론을 이온주입하여 형성한 영역으로써 깊이 약 5-6μ이다.

상기 웰영역(61)의 반도체 표면에는 고농도의 N형이 되며 상기 웰영역(61)과 N+P의 접합으로 제4도의 클램핑 다이오우드 D₂가 되는 제1반도체영역(62)이 상기 웰영역(61)의 중앙에 형성되며 또한 상기 웰영역(61)의 반도체 표면에 상기 제1반도체영역(62)와 N채널영역(100)을 통해 이격하고 상기 제1반도체영역(62)을 둘러쌓는 고농도 N형의 제2반도체영역(63)이 형성되어 있다.

또한 상기 N채널영역(100)의 상에 있는 약 5000-6000Å의 필드 산화막(70) 상에는 인이 도우핑된 폴리실리콘층(72)이 형성되어 있다.

상기 폴리실리콘층(72)는 제4도의 폴리실리콘 저항 R₂에 대응하는 것으로써 상기 필드 산화막(70) 상에서 원형 또는 사각형의 형상으로 형성되어 있고 상기 제1반도체영역(62)과 제2반도체영역(63)을 횡방향으로 각각 드레인 및 소오스로 하고 상기 필드 산화막(70)을 게이트 절연막으로 하며 상기 폴리실리콘층(72)을 게이트전극으로 하는 제4도의 엔형 필드 트랜지스터 FTN을 형성하고 있다.

또한 상기 제2반도체영역(63)과 접하며 기판(60) 및 웰영역(61)의 반도체 표면에 형성되어 상기 웰영역(61)의 반도체영역과 횡방향의 트랜지스터 형성을 방지하고 소수 캐리어의 흐름을 방지하는 가아드 링(guard ring)이 되는 고농도 p형의 제3반도체영역(67)이 깊이 약 1.5μ으로 형성되어 있다.

또한 상기 웰영역(61)과 필드 산화막(68)을 통해 이격한 기판(60)의 반도체 표면에는 상기 기판(60)과 P⁺N접합을 이루는 고농도 P형의 제4반도체영역(66)이 형성되 있다.

따라서 상기 제4반도체영역과 기판(60)으로 형성되는 접합면에 의해 제4도의 클램핑 다이오우드 D₁이 형성된다.

상기 제4반도체영역(66)은 상기 기판(60) 표면상의 필드 산화막(69)에 의해 이격되어 상기 제4반도체영역(66)을 둘러쌓는 고농도 P형의 제5반도체영역(65)가 형성되어 있고 상기 필드 산화막(69)의 상부에는 보론이 도우핑된 폴리실리콘층(71)이 형성되어 있다.

상기 폴리실리콘층(71)의 상기 필드 산화막(69)의 상부에 CVD방법으로 도포되어 상기 제4반도체영역을 원형 또는 사각형의 형상으로 둘러쌓고 있으며 제4도의 폴리실리콘 저항 R₁에 대응한다.

따라서 제4반도체영역(66)과 제5반도체영역(65)는 각각 제4도의 P형 필드 트랜지스터 FTN의 드레인 및 소오스가 되며 P채널영역(101) 상부에 있는 필드 산화막(69) 및 폴리실리콘층(71)은 각각 상기 필드 트랜지스터 FTN의 게이트 절연막 및 게이트 전극이 된다.

또한 상기 제5반도체영역(65)가 기판 표면에서 인접하여 형성된 고농도 형의 제6반도체영역(64)는 상기 제5반도체영역(65)을 둘러쌓고 있고 또한 제3반도체영역(67)을 필드 산화막(68)을 게재하여 둘러쌓고 있는 가아드링이 된다.

또한 필드 산화막(68)(70)과 산화막(73) 및 폴리실리콘층(71)(72)의 상부에는 패시베이숀이 되는 PSG(Phospho Silicate Glass) 층(74)가 형성되어 있다.

상기 PSG층(74)의 상부에는 입력패드와 연결되는 제1금속도체층(75)이 형성되어 폴리실리콘층(71)과 개구(77)을 통해 오움익 접속을 이루고 있다.

또한 제4반도체영역(66)은 제2금속도체층(76)과 개구(84)를 통해 오움익접속을 이루고 있을 뿐만아니라 개구(90)를 통해 제1반도체영역(62)와도 오움익접속을 이루고 있으며 폴리실리콘층(72)와도 개구(91)를 통해 접속이 되어 있으며 폴라인(92)을 통해 내부의 씨 모오스 반도체 장치와 접속이 된다.

또한 상기 PSG층(74)의 상부에 형성된 제3금속도체층(78)(79)는 각각 개구(80)(81)를 통해 폴리실리콘층(71)과 접속되며 각각 개구(82)(83)를 통해 또하나의 폴리실리콘층(72)과 접속이 된다.

또한 상기 PSG층(74)의 상부에 형성된 제4금속도체층(85)는 개구(86)를 통해 제5및 제6반도체영역(65) 및 (64)와 접속이 되며 상기 제4금속도체층(85)에는 전원공급전압 V_DD가 인가된다.

따라서 가아드링이 되는 제6반도체영역(64)에는 전원공급전압 V_DD가 공급되므로서 소수 캐리어를 수집하며 반도체 표면상에 횡방향으로 트랜지스터가 형성되는 것을 방지하는 역활을 하게 된다.

또한 마찬가지로 제5금속도체층(87)은 개구(89)를 통해 제2및 제3반도체영역(63)(67)과 접속이 되고 상기 제5금속도체층(87)에는 기판전압 V_SS가 인가된다.

따라서 가아드링이 되는 제3반도체영역(67)에 상기 기판전압 V_SS가 인가되므로써 소수 캐리어의 수집이 일어나고 횡방향 트랜지스터의 형성을 방지하게 된다.

그러므로 제4도의 피형 필드 트랜지스터 PFT와 클램핑 다이오우드 D₁이 형성되는 영역과 엔형 필드 트랜지스터 NFT와 클램핑 다이오우드 D₂가 형성되는 영역이 제6반도체영역(64)에 의해 분리되고 상기 영역에는 전원공급전압 V_DD가 인가되므로써 상기 두영역 사이의 채널형성이 방지될 뿐만 아니라 외부의 반도체 장치에도 누설 캐리어의 제공을 방지하는 역활을 하게된다.

또한 폴리실리콘 저항 R₁,R₂가 되는 폴리실리콘층(71)과 (72)가 원형 또는 사각형의 형상으로 되어 있어 작은 면적으로 소기의 저항값을 얻을 수 있고 서어지전류 레벨의 결정을 작은 면적으로 효율성 있게 얻을 수 있다.

전술한 바와같이 본 발명은 정전방전전압을 보다 높일 수 있고 래치업 형상을 최대로 방지할 수 있는 이점을 갖게 된다.

Claims

씨모오드 반도체 장치의 입력 보호외로에 있어서, 입력패드와 접속되고 서어지전류를 제한하기 위한 직렬접속의 한쌍의 저항(R₁)(R₂)와, 상기 직렬접속된 상기 저항의 출력단과 전원전압공급단자 및 기판전압공급단 사이에 각각 상기 전압에 대해 역방향으로 접속된 제1클램핑 다이오우드(D₁) 및 제2클램핑 다이오우드(D₂)와, 상기 제1클램핑 다이오우드(D₁)와 상기 전원전압 공급단자 사이에 병렬로 접속되고 상기 저항(R₁)을 게이트전극으로 하는 피형 필드 트랜지스터(FTP)와, 상기 제2클램핑 다이오드(D₂)와 상기 기판전압 공급단자 사이에 병렬로 접속되고 상기 저항(R₂)을 게이트전극으로 하는 엔형 필드 트랜지스터(FTN)로 구성됨을 특징으로 하는 회로.
씨 모오스 입력보호 반도체 장치에 있어서, 제1도전형의 기판(60)과, 상기 기판의 표상의 일부에 형성된 상기 제1도전형과 반대도전형의 웰영역(61)과, 상기 웰영역(61)의 중앙에 형성되며 상기 제1도전형과 동일도전형이며 상기 웰영역과 다이오우드 접합을 형성하는 제1반도체영역(62)과, 상기 웰영역(61)의 반도체 표면에 형성되며 상기 제1반도체영역(62)과 제1채널영역(100)을 이격하여 상기 제1반도체영역(62)을 둘러 쌓고 있는 제2반도체영역(63)과, 상기 웰영역(61) 및 기판(60)의 반도체표면에 상기 제2반도체영역(63)과 인접하며 기판공급전압(V_SS)이 인가되고 가아드링을 형성하는 제3반도체영역(67)과, 상기 제1채널영역(100) 상의 절연막(70)의 상부에 형성된 상기 제1도전형의 불순물이 도우핑된 제1폴리실리콘층(72)과, 상기 웰영역(61)과 이격하고 기판(60)의 반도체 표면상에 형성된 상기 기판(60)과 반대도전형이며 상기 기판과 다이오우드 접합을 형성하는 제4반도체영역(66)과, 상기 제4반도체영역(66)을 둘러쌓고 있는 제2채널영역(101)을 개재하여 상기 기판(60)의 반도체표면에 형성된 상기 기판(60)과 반대도전형의 제5반도체영역(65)과, 상기 제5반도체영역(65)과 인접하며 상기 웰영역(61)과 필드 산화막(68)을 개재하여 이격되있는 가아드링을 형성하는 상기 기판(60)과 동일도전형이며 전원공급전압(V_DD)가 인가되는 제6반도체영역(64)과, 상기 제2채널영역(101) 상의 산화막(69)의 상부에 형성되어 게이트전극을 형성하는 제2폴리실리콘층(71)과, 상기 제1및 제2폴리실리콘층(71)(72)과 산화막(68)(69)의 상부에 형성된 절연막을 형성하는 패시베이숀층(74)과, 상기 패시베이숀층(74)의 상부에 형성되며 입력패드와 접속되고 상기 제2폴리실리콘층(71)의 한 단부과 접속이 되는 제1금속도체층(75)과, 상기 제4반도체영역(66) 및 제1반도체영역(62)과 제1폴리실리콘층(72)의 한단부와 접속이 되는 제2금속도체층(76)과, 상기 제2폴리실리콘층(71)의 타단부와 상기 제1폴리실리콘(72)의 타단부와를 접속하는 제3금속도체층(78)(79)으로 구성함을 특징으로 하는 반도체 장치.
제2항에 있어서, 제1및 제2폴리실리콘층(71)(72)이 원형 또는 사각형의 페루우프로 형성됨을 특징으로 하는 반도체 장치.