KR100200352B1 - 반도체 장치의 보호 소자 - Google Patents

반도체 장치의 보호 소자 Download PDF

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Abstract

본 발명은 반도체 장치의 보호 소자에 관한 것으로서, 더욱 상세하게는, 정전기 따위의 과전압으로부터 반도체 장치를 보호하는 보호 소자에 관한 것이다. 본 발명에서는 p형 반도체 기판 위에 절연 게이트가 형성되어 있고, 게이트에 대하여 대칭으로 기판 내 양 쪽에 n 영역이 형성되어 있다. n 영역 안에는 p+영역과 n+영역이 형성되어 있으며, 기판과 제1 영역의 경계면에는 n+드레인 탭(drain-tap)이 형성되어 있다. 여기에서, 한 쪽의 n+영역과 p+영역은 반도체 장치의 단자와 연결되어 있고, 다른 쪽의 n+영역과 p+영역은 반도체 장치의 전원과 연결되어 있으며, 게이트는 접지되어 있다. 이와 같이 대칭인 쌍방향 소자(bilateral device)를 보호 소자로 사용하여 (+) 전압과 (-) 전압 모두에 대하여 우수한 방전 효과를 줄 수 있다.

Description

반도체 장치의 보호 소자
제1도는 종래의 정전기 보호용 규소 제어 정류기(SCR)를 단면도이고,
제2도는 종래의 저압 트리거 규소 제어 정류기(LVTSCR)를 단면도이고,
제3도는 본 발명의 실시예에 따른 정전기 보호용 쌍방향 단면도이고,
제4도는 본 발명의 실시예에 따른 정전기 보호용 쌍방향 소자의 곡선이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : n 영역
3 : p+영역 4, 5 : n+영역
6 : 드레인 탭 20 : 게이트
본 발명은 반도체 장치의 보호 소자에 관한 것으로서, 더욱 상세하게는, 정전기 따위의 과전압으로부터 반도체 장치를 보호하는 보호 소자에 관한 것이다.
일반적인 입출력 보호 회로는 내부 회로의 입력단 또는 출력단에 큰 전압이 갑자기 인가될 경우 내부 회로를 보호하기 위하여 부가하는 것으로서, 이 때 갑작스런 큰 전압은 주로 정전기 방전(ESD : electrostatic discharge)으로 인한 것이다. 보호 회로에 사용되는 보호 소자로는 주로 다이오드, 저항, 트랜지스터 따위가 있으며 최근에는 사이리스터(thyristor) 또는 규소 제어 정류기(SCR : silicon controlled rectifier) 따위를 사용하기도 한다.
그러면, 첨부한 도면을 참고로 하여 종래의 입출력 보호 소자에 대하여 상세히 설명한다.
제1도는 종래의 정전기 보호용 SCR의 단면도로서 아래에서 이를 설명한다.
p형 기판(1)에 형성되어 있는 n 영역(2) 안에는 서로 인접하고 있는 p+영역(3)과 제1n+영역(4)이 형성되어 있다. 또, 기판(1)에는 n형 영역(2)과 떨어져 있는 제2n+영역(5)이 n 영역(2)보다 얕으며 p+영역(3) 및 제1n+영역과 거의 비슷한 접합 깊이로 형성되어 있다. p+영역(3) 및 제1n+영역(4)은 산화막(10)을 경계로 제2n+영역(5)과 격리되어 있다. p+영역(3)과 제1n+영역(4)은 입출력단자(PAD)에 연결되어 있어 이를 애노드(anode)라 하며, 제2n+영역(5)은 접지 전압(Vss)이 인가되고 있어 이를 캐소드(cathode)라 한다.
이러한 SCR이 보호 소자로서 삽입되어 있을 때, 단자에 (+)의 전압이 가해지면, p+영역(3), n 영역(2) 및 p형 기판(1)을 각각 이미터, 베이스, 컬렉터로 하는 기생 pnp 트랜지스터가 펀치스루(punchthrough) 현상을 일으켜, 캐소드를 통하여 전류가 방출된다.
그러나, 이 SCR은 작은 면적으로 큰 전류를 방출시킬 수 있다는 장점이 있지만, 기생 pnp 트랜지스터가 펀치스루를 일으키는 전압이 높고 이에 따라 SCR의 트리거(trigger) 전압이 40~70 V 정도로 매우 높다. 따라서, SCR의 트리거 전압 보다 낮은 정전기가 인가되는 경우 내부 회로가 손상을 입을 가능성이 높다는 문제점이 있다.
그런데, 이 SCR의 기생 pnp 트랜지스터의 펀치스루 전압은 기판(1)과 n 영역(2)의 농도와 관계가 있으며, 이 전압을 낮추기 위해서는 어느 한 쪽의 농도를 높여 주어야 한다. 이를 위하여 이른바 저압 트리거 SCR(LV TSCR : low voltage trigger SCR) 또는 수정 수평형 SCR(MLSCR : modified lateral SCR)이 제안되었다.
제2도는 종래의 저압 트리거 SCR의 구조를 도시한 단면도로서, 제1도의 구조에서 기판(1)과 n 영역(2)의 경계면에 n+드레인 탭(drain-tap) (6)이 제2 n+영역(5)과 거의 비숫한 접합 깊이로 형성되어 있는 구조이다. 그리고, 이 드레인 탭(6)과 p+영역(3) 및 제1n+영역(4) 사이에는 두꺼운 산화막(10)이 있으며, 이 드레인 탭(6)과 제2n+영역(5) 사이에는 얇은 게이트 절연막과 게이트 전극으로 이루어진 게이트(20)가 형성되어 있으며, 게이트(20)는 제2n+영역(5)과 함께 접지전압(Vss)에 연결되어 있다.
MLSCR도 LVTSCR과 유사한 구조이나, 게이트 대신 두꺼운 산화막이 있다는 점이 LVTSCR과는 다르다.
이 드레인 탭(6)은 고농도이기 때문에 기판(1)과 n 영역(2) 사이에서 항복이 일어나기 전에 기판(1)과 드레인 탭(6)의 사이에서 항복이 먼저 일어난다. 더욱이 드레인 탭(6)과 제2n+영역(5)을 소스 및 드레인으로 하는 MOS 트랜지스터 구조를 갖추고 있기 때문에 트리거 전압은 더욱 낮아진다.
결국, 저압 트리거 SCR의 트리거 전압은 약 10~15 V 정도로 종래의 보호 SCR에 비하여 매우 낮은 수준을 나타낸다.
그러면, 종래의 LVTSCR의 작용에 대하여 상세히 설명한다.
먼저, 단자(PAD)에 (+)의 정전기가 인가되는 경우를 고려하자.
약한 (+) 전압이 인가되는 경우에는 애노드와 캐소드 사이에 약한 전류의 흐름이 존재한다.
한편, LVTSCR의 트리거 전압보다 높은 (+)의 전압이 인가되면, p+영역(3), n 영역(2) 및 p형 기판(1)을 각각 이미터, 베이스, 컬렉터로 하는 기생 수직형 pnp트랜지스터가 동작하여 과전류를 접지로 방출함으로써 내부 회로를 보호한다. 여기에서, 드레인 탭(6)과 캐소드 사이에서 항복이 발생할 때에는 드레인 탭(6) 부분이 가장 높은 온도를 나타내나, MOS 트랜지스터의 기생 트랜지스터인 수평형 npn 트랜지스터와 기생 수직형 pnp 트랜지스터가 본격적으로 동작하면, 넓은 접합면을 통하여 전류가 방전되므로 국소적으로 높은 온도 분포를 나타내는 부분이 없어진다. 따라서 LVTSCR은 (+)의 정전기에 대하여 우수한 보호 특성을 나타낸다.
다음으로 단자(PAD)에 (-)의 정전기가 인가되는 경우를 설명한다.
크기가 작은 (-)의 전압이 인가되면, n 영역(2)과 기판(1)이 순방향이 되므로 n 영역(2)에서 기판(1)으로 전자가 주입되어 원만한 전류의 흐름이 나타난다.
그러나 (-)의 전압의 크기가 커지면, n 영역(2), 기판(1), 제2 n+영역(5)을 각각 이미터, 베이스, 컬렉터로 하는 수평형 기생 트랜지스터가 동작하여 전하를 방전시킨다. 그러나, 전자가 방출되는 제2 n+영역(5)의 접합 깊이가 얕아 수직 면적이 작기 때문에 캐소드, 즉 제2 n+영역(5) 주위의 온도가 높아진다.
따라서, 종래의 LVTSCR은 (-)의 전압에 대한 방전 특성이 좋지 못하고, 나아가 온도가 과도하게 높아지면 제2 n+영역(5)과 접속되는 금속 전극이 녹거나 단락되어 소자가 파괴되는 문제점이 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, (-)의 전압에 대해서도 전류를 효율적으로 방출할 수 있는 보호 소자를 제공하는 데에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 보호 소자의 구성은 다음과 같다.
제1 도전형의 반도체 기판 위에 절연 게이트가 형성되어 있고, 게이트에 대하여 양 쪽으로 기판 내에 제2 도전형의 제1 영역이 형성되어 있다. 제1 영역 안에는 제1 도전형의 제2 영역이 각각 형성되어 있다.
여기에서, 제1 영역 중 하나와 그 안의 제2 영역은 반도체 장치의 단자와 연결되어 있고, 다른 제1 영역과 그 안의 제2 영역은 반도체 장치의 전원과 연결되어 있으며, 게이트는 접지되어 있는 것이 바람직하다.
또한, 제1 영역 안에 제1 영역보다 고농도로 각각 형성되어 있는 제2 도전형의 제3 영역을 더 포함할 수 있고, 기판과 제1 영역의 경계면에 각각 형성되어 있으며 제1 영역보다 고농도인 제2 도전형의 제4 영역을 더 포함할 수도 있다.
여기에서 제1 도전형은 p형이고, 제2 도전형은 n형이거나, 제1 도전형은 n형이고, 제2 도전형은 p형일 수 있다.
이렇게 형성한 반도체 장치의 보호 소자는 게이트를 중심으로 대칭적인 구조를 가지고 있기 때문에 (+)의 전압, (-)의 전압 어느 쪽에 대해서도 우수한 방전 특성을 나타낸다.
그러면 본 발명의 실시예에 따른 반도체 장치의 보호 소자의 실시예를 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 발명의 실시예에서는 (+)와 (-)의 전압으로 인한 전류를 모두 방출할 수 있는 보호 소자로 쌍방향성 소자(bilateral device)를 제시한다. 쌍방향성 소자는 순방향 및 역방향 바이어스(bias)에 대하여 대칭적으로 스위칭 동작을 할 수 있는 소자로서 특히 교류 회로에 주로 사용된다.
제3도는 본 발명의 실시예에 따른 보호 소자인 쌍방향성 소자를 도시한 단면도로서, 제2도에 도시한 종래의 LVTSCR에서 캐소드가 있는 부분이 생략되고, 게이트를 중심으로 애노드가 있는 부분이 게이트 중심을 지나는 선에 대하여 대칭이동하여 형성된 구조이다. 단, 애노드를 이루는 두 영역(3, 4)가 접하지 않는다는 점이 다소 다른다. 이를 좀더 상세히 설명한다.
p형 기판(1) 위에 얇은 게이트 절연막을 가지고 있는 게이트(20)가 형성되어 있다. p형 기판(1)에 게이트(20)에 대하여 대칭으로 양 쪽에 형성되어 있는 n 영역(2) 안에는 각각 서로 떨어져 있는 p+영역(3)과 n+영역(4)이 형성되어 있다. 기판(1)과 n 영역(2)의 경계면에는 n+드레인 탭(6)이 각각 형성되어 있다.
게이트(20)에 대하여 대칭으로 형성되어 있는 p+영역(3)과 n+영역(4) 중 한 쪽은 입출력 단자(PAD)에, 다른 한 쪽은 전원 전압(Vdd)에 연결되어 있으며(대칭인 구조이므로 어느 쪽에 연결되어도 관계 없다), 게이트(20)에는 접지 전압(Vss)이 인가되고 있다.
그러면, 이러한 보호용 쌍방향 소자의 작용을 상세히 설명한다.
먼저, (+)의 전압이 인가되는 경우를 고려하자.
(+)의 전압이 인가되면, 단자(PAD)와 연결되어 있는 쪽의 드레인 탭(6)과 기판(1)의 접합이 역방향이 되므로 공핍층이 생긴다. 전압이 커지면 접합에 항복이 발생하고, 이에 따라 단자(PAD) 쪽의 p+영역(3), n 영역(2) 및 p형 기판(1)을 각각 이미터, 베이스, 컬렉터로 하는 기생 수직형 pnp 트랜지스터가 동작한다. 이 pnp 트랜지스터의 컬렉터 전류는 전원 전압(Vdd)과 연결되어 있는 n 영역(2), 기판(1), 단자(PAD) 쪽의 n 영역(2)을 각각 이미터, 베이스, 컬렉터로 하는 수평형 npn 트랜지스터에 베이스 전류가 되므로, 이 수평형 트랜지스터의 동작이 이루어져 전류가 방출된다.
다음, (-)의 전압이 인가되는 경우를 고려하자.
(-)의 전압이 인가되면, 전원 전압(Vdd)과 연결되어 있는 쪽의 드레인 탭(6)과 기판(1)의 접합이 역방향이 되므로 공핍층이 생긴다. 전압이 커지면 접합에 항복이 발생하고, 이에 따라 전원(Vdd) 쪽의 p+영역(3), n 영역(2) 및 p형 기판(1)을 각각 이미터, 베이스, 컬렉터로 하는 기생 수직형 pnp 트랜지스터가 동작한다. 이 pnp 트랜지스터의 컬렉터 전류는 단자(PAD) 쪽의 n 영역(2), 기판(1), 전원(Vdd) 쪽의 n 영역(2)을 각각 이미터, 베이스, 컬렉터로 하는 수평형 npn 트랜지스터의 베이스 전류가 되므로, 이 수평형 트랜지스터의 동작이 이루어져 전류가 방출된다.
제4도는 본 실시예에 따른 쌍방향 소자의 전류 대 전압 특성 곡선으로서 가로축은 전압, 세로축은 전류를 나타내며, VT는 본 실시예에 따른 쌍방향 소자의 트리거 전압을 나타낸다.
제4도에 도시한 바와 같이 본 실시예에 따른 양 극성의 전류에 대해 모두 트리거 전압을 가져 방전 경로를 제공해 줌을 알 수 있다.
이와 같이 본 발명에 따른 보호 소자는 쌍방향 소자로서, 쌍방향 소자의 특성을 이용하여 (+) 및 (-) 전압 모두에 대하여 전류를 방전시킬 수 있는 효과가 있다.

Claims (5)

  1. 제1 도전형의 반도체 기판, 상기 기판 위에 형성되어 있는 절연 게이트, 상기 기판에 상기 게이트에 대하여 양 쪽으로 형성되어 있는 제2 도전형의 제1 영역, 상기 제1 영역 안에 각각 형성되어 있는 제1 도전형의 제2 영역, 상기 제1 영역 안에 상기 제1 영역보다 고농도로 각각 형성되어 있는 제2 도전형의 제3 영역, 상기 기판과 상기 제1 영역의 경계면에 각각 형성되어 있으며 상기 제1 영역보다 고농도인 제2 도전형의 제4 영역를 포함하며, 상기 제1 영역 중 하나와 그 안의 상기 제3 영역은 패드 단자와 연결되어 있고, 상기 반도체 장치의 단자와 연결되어 있지 않은 상기 제1 영역과 그 안의 상기 제3 영역은 전원과 연결되어 있는 반도체 장치의 보호 소자.
  2. 제1항에서, 상기 게이트는 접지되어 있는 반도체 장치의 보호 소자.
  3. 제1항에서 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 반도체 장치의 보호 소자.
  4. 제1항에서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 반도체 장치의 보호 소자.
  5. 제1항에서, 상기 제1 영역 및 제2 영역은 상기 게이트에 대하여 대칭인 반도체 장치의 보호 소자.
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