JP3590706B2 - 半導体装置の保護素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の保護素子に係り、より詳しくは静電気などの過電圧から半導体装置を保護する入出力保護素子に関する。
【0002】
【従来の技術】
一般的な半導体装置の入出力保護回路は内部回路の入力段、または出力段に大きい電圧がいきなり印加される場合、内部回路を保護するために付加するものである。このような急激な大きい電圧は主に静電気の放電(ESD:electrostatic discharge)により起こることである。保護回路において、保護素子として採用されるものは主にダイオード、抵抗、トランジスタなどがあり、最近ではサイリスタ(thyristor) 、またはシリコン制御整流器(SCR:silicon controlled rectifier) も用いられる。
【0003】
ここに添付した図面を参照しながら従来の入出力保護回路に関して詳細に説明する。ただし、説明の便宜のために入力段と出力段の両者に言及する代りに入力段のみに限定して説明する。
図1は従来の一般的な入出力保護素子についてのものである。図1は従来の静電気保護用SCRの断面図であり、下記の通りこれを説明する。
【0004】
p型基板1で形成されているn領域2の内には互いに隣接しているp+ 領域3と第1n+ 領域4が形成されている。また、基板1にはn型領域2と離れている第2n+ 領域5がn領域2より薄くてp+ 領域3及び第1n+ 領域4と同様の接合深さで形成されている。p+ 領域3及び第1n+ 領域4は酸化膜10を境界に第2n+ 領域5と隔離されている。p+ 領域3と第1n+ 領域4は入出力端子PADに連結されており、これをアノード(anode) といい、第2n+ 領域5は接地電圧Vssが印加されており、これをカソード(cathode) という。
【0005】
このようなSCRが保護素子として挿入される場合、端子に+電圧を加えると、p+ 領域3、n領域2及びP型基板1が夫々エミッタ、ベース、コレクタを構成する寄生pnpトランジスタがパンチスルー(punch−through) 現象を起こし、カソードを通じて電流が放出される。
しかしながら、このSCRは、小さい面積で大電流を放出させる利点があるが、寄生pnpトランジスタがパンチスルー(punch−through) 現象を起こす電圧が高いため、これに伴いSCRのトリガ(trigger) 電圧が40〜70V程度と非常に高い。従って、SCRのトリガ電圧より低い静電気が印加される場合、内部回路が損なわれるおそれがある。
【0006】
ところが、このSCRの寄生pnpトランジスタのパンチスルー電圧は基板1とn領域2の濃度と関係があり、この電圧を低くするためには一方の濃度を高くしなければならない。このために低圧トリガSCR(LVTSCR:low voltage trigger SCR)、または修正水平型SCR(MLSCR:modified lateral SCR)が提案されている。
【0007】
図2は従来の低圧トリガSCRの構造を図示する断面図であり、図1の構造における基板1とn領域2の境界面に、n+ ドレインタップ(drain−tap) 6というものが、第2n+ 領域5と同様の深さで形成されている構造である。そして、このドレインタップ6とp+ 領域3及び第1n+ 領域4の間には厚い酸化膜10があり、このドレインタップ6と第2n+ 領域5の間には薄いゲート絶縁膜22とゲート電極24とからなるゲート20が形成されている。ゲート20は第2n+ 領域5と共に接地電圧Vssに連結されている。MLSCRもLVTSCRと類似した構造であり、ゲートの代わりに厚い酸化膜がある点がLVTSCRとは違う。
【0008】
このドレインタップ6は高濃度であるので、基板1とn領域2の間に降伏が発生する前に基板1とドレインタップ6の間に降伏が先ず発生する。更にドレインタップ6と第2n+ 領域5とを夫々ソース及びドレインとするMOSトランジスタ構造が形成されており、トリガ電圧が更に低くなる。結局、低圧トリガSCRのトリガ電圧は凡そ10〜15V程度となり、従来の保護SCRに比べて非常に低い水準を示す。
【0009】
次に、従来のLVTSCRの作用に対して詳細に説明する。まず、端子PADに+の静電気が印加される場合を考慮する。弱い+電圧が印加される場合にはアノードとカソードの間に弱い電流の流れが存在する。
一方、LVTSCRのトリガ電圧より高い+電圧が印加されると、p+ 領域3、n領域2及びp型基板1を夫々エミッタ、ベース、コレクタとする寄生垂直型pnpトランジスタが動作して過電流を接地へ放出するので、内部回路は保護される。ここで、ドレインタップ6とカソードの間に降伏が発生する際には、ドレインタップ6部分が一番高い温度となるが、MOSトランジスタの寄生トランジスタである水平型npnトランジスタと寄生垂直型pnpトランジスタが本格的に動作すると、広い接合面を通じて電流が放電されるので、局所的に高い温度分布を示す部分がなくなる。従って、LVTSCRは+の静電気に対して優秀な保護特性を表す。
【0010】
次に、端子PADに−の静電気が印加される場合を説明する。大きさが小さい−電圧が印加されると、n領域2と基板1が順方向になるので、n領域2から基板1に電子が流入して円滑な電流の流れを示す。
【0011】
【発明が解決しようとする課題】
しかしながら、印加される−電圧の大きさが大きくなると、n領域2、基板1、第2n+ 領域5を夫々エミッタ、ベース、コレクタとする水平型寄生トランジスタが動作して電荷を放電させる。しかし、電子が放出される第2n+ 領域5の接合深さが薄くて垂直面積が小さいので、カソード即ち第2n+ 領域5周りの温度が高くなる。
【0012】
従って、従来のLVTSCRは−電圧に対する放電特性がよくなく、また温度が高くなると第2n+ 領域5と接続する金属電極が短絡されて素子が破壊されるという問題点がある。
本発明はこのような問題点を解決するためのもので、−電圧に対しても電流を効率的に放出できる半導体装置の保護素子を提供するものである。
【0013】
【課題を解決するための手段】
本発明に係る半導体装置の保護素子は、p型半導体基板と、p型半導体基板に形成されており、p型半導体基板上に形成されている第1p+ 型領域と第1n+ 型領域とを有する第1n型領域と、p型半導体基板の第1n型領域と離れた位置に形成されており、p型半導体基板上に形成されている第2p+ 型領域と第2n+ 型領域とを有する第2n型領域と、p型半導体基板の第1n型領域と第2n型領域との間に形成されており、第1n型領域と接触している第3n+ 型領域と、p型半導体基板の第1n型領域と第2n型領域との間に形成されており、第2n型領域と接触している第4n+ 型領域と、第3n+ 型領域と前記第4n+ 型領域とをソースとドレインとして有するMOSトランジスタを形成するために、p型半導体基板上に形成されているゲートとを備え、第1p+ 型領域と第1n+ 型領域とが半導体装置の入出力端子と接続され、第2p+ 型領域と第2n+ 型領域とが第1電圧端子と接続されており、ゲートが第1電圧端子よりさらに低い電圧の第2電圧端子と接続されていることを特徴とする。
【0015】
第3、第4n+ 型領域が第1、第2n+ 型領域よりさらに高いドーピング濃度であるように構成できる。
また、第1n型領域、第1p+ 型領域、第1n+ 型領域、第3n+ 型領域が夫々第2n型領域、第2p+ 型領域、第2n+ 型領域、第4n+ 型領域とゲートから対称的かつ同一形態で配置されるように構成できる。
【0016】
さらに、本発明に係る半導体装置の保護素子は、第1導電型の半導体基板と、半導体基板に形成されており、半導体基板に形成されている第1導電型の第1領域と第2導電型の第2領域とを有する第2導電型の第3領域と、半導体基板の第2導電型の第3領域と離れた位置に形成されており、半導体基板上に形成されている第1導電型の第4領域と第2導電型の第5領域とを有する第2導電型の第6領域と、半導体基板の第2導電型の第3領域と第2導電型の第6領域との間に形成されており、第2導電型の第3領域と接触している第2導電型の第7領域と、半導体基板の第2導電型の第3領域と第2導電型の第6領域との間に形成されており、第2導電型の第6領域と接触している第2導電型の第8領域と、第2導電型の第7領域と第2導電型の第8領域とをソースとドレインとして有するMOSトランジスタを形成するために、半導体基板上に形成されているゲートとを備え、第1導電型の第1、第4領域が半導体基板よりさらに高いドーピング濃度を有し、第2導電型の第2、第5、第7、第8領域が第2導電型の第3、第6領域よりさらに高いドーピング濃度を有し、第1、第2領域が半導体装置の入出力端子と接続され、第4、第5領域が電源端子と接続されており、ゲートがオフ電圧の印加を受けることを特徴とする。
【0017】
ここで、半導体基板と第1導電型の領域とがp型導電体、第2導電型の領域がn型導電体を含む構成とすることができる。
【0018】
また、第2導電型の第7、第8領域が第2導電型の第2、第5領域よりさらに高いドーピング濃度を有する構成とすることができる。
さらに、第2導電型の第2領域と第5領域、第1導電型の第1領域と第4領域及び第2導電型の第7領域と第8領域がゲートに対称的、かつ同一形状で配置されるように構成できる。
【0019】
【発明の実施の形態】
以下に、添付図面を参照して本発明の一実施形態を説明する。
本発明の実施形態では+電圧と−電圧による電流が全部放出できる保護素子である双方向性素子(bilateral device)を提示する。順方向及び逆方向バイアス(bias)に対して対称的にスイッチング動作が可能な素子として特に交流回路に主に使用される。
【0020】
図3は本発明の実施形態に従う保護素子である双方向性素子を図示する断面図として、図2に図示する従来のLVTSCRでカソードがある部分が省略され、ゲートを中心にアノードがある部分がゲート中心を通過する線に対して対称移動して形成される構造である。但し、アノードとなる二つの領域3、4が接しない点が多少違う。
【0021】
前記内容を更に詳しく説明すると、p型基板1の上には薄いゲート絶縁膜22とゲート電極24とを有するゲート20が形成されている。p型基板1には、さらにゲート20の両側に対称にn領域2a,2bが形成されている。このn領域2aは、夫々離れて形成されるp+ 領域3a及びn+ 領域4aを有している。同様に、n領域2bは、夫々離れて形成されるp+ 領域3b及びn+ 領域4bを有している。基板1とn領域2a,2bとの境界面にはn+ ドレインタップ6a,6bが夫々形成されている。
【0022】
ゲート20に対して対称的に形成されているp+ 領域3とn+ 領域4のうち、一方は入出力端子PADに接続され、他方は電源電圧Vddに連結されている(図では、p+ 領域3aとn+ 領域4aが入出力端子PADに接続され、p+ 領域3bとn+ 領域4bが電源電圧Vddに接続されているが、対称構造であるので、この逆であってもよい)。ゲート20には接地電圧Vssが印加されている。
【0023】
このような保護用双方向素子の作用を詳細に説明する。
先ず、+電圧が印加される場合、入出力端子PADと接続されている方のドレインタップ6aと基板1の接合が逆方向となるので、空乏層が発生する。印加される電圧を大きくすると接合に降伏が発生し、これに従って入出力端子PAD側のp+ 領域3a、n領域2a及びp型基板1を夫々エミッタ、ベース、コレクタとする寄生垂直型pnpトランジスタが動作する。このpnpトランジスタのコレクタ電流は電源電圧Vddと接続されているn領域2b、p型基板1、入出力端子PAD側のn領域2aを夫々エミッタ、ベース、コレクタとする水平型npnトランジスタのベース電流からなるため、この水平型npnトランジスタが作動されて電流が放出される。
【0024】
次に、−電圧が印加される場合、電源電圧Vddと接続されている側のドレインタップ6bとp型基板1との接合が逆方向となるので、空乏層が発生する。電圧を大きくすると接合に降伏が発生し、これに従って電源Vdd側のp+ 領域3b、n領域2b及びp型基板1を夫々エミッタ、ベース、コレクタとする寄生垂直型pnpトランジスタが動作する。この寄生垂直型pnpトランジスタのコレクタ電流は入出力端子PAD側のn領域2a、p型基板1、電源Vdd側のn領域2bを夫々エミッタ、ベース、コレクタとする水平型npnトランジスタのベース電流からなるので、この水平型トランジスタが作動されて電流が放出される。
【0025】
図4は本実施形態に従う双方向素子の電流電圧特性曲線であり、横軸は電圧、縦軸は電流を、VT は本実施例に従う双方向素子のトリガ電圧を表す。図4に図示したように本実施形態では両極性電流に対して全部トリガ電圧を有して放電径路を提供する。
【0026】
【発明の効果】
以上の通り、本発明に従う半導体装置の保護素子は、双方向素子の特性を用いて+電圧及び−電圧に対し、電流を放電させることが可能な効果がある。
【図面の簡単な説明】
【図1】従来の静電気保護用シリコン制御整流器SCRを図示する断面図である。
【図2】従来の低圧トリガシリコン制御整流器LVTSCRを図示する断面図である。
【図3】本発明の実施形態が採用される静電気保護用双方向素子の断面図である。
【図4】本発明の実施形態に従う静電気保護用双方向素子の特性曲線である。
Claims (7)
- p型半導体基板と、
前記p型半導体基板に形成されており、前記p型半導体基板上に形成されている第1p+ 型領域と第1n+ 型領域とを有する第1n型領域と、
前記p型半導体基板の前記第1n型領域と離れた位置に形成されており、前記p型半導体基板上に形成されている第2p+ 型領域と第2n+ 型領域とを有する第2n型領域と、
前記p型半導体基板の第1n型領域と第2n型領域との間に形成されており、前記第1n型領域と接触している第3n+ 型領域と、
前記p型半導体基板の第1n型領域と第2n型領域との間に形成されており、前記第2n型領域と接触している第4n+ 型領域と、
前記第3n+ 型領域と前記第4n+ 型領域とをソースとドレインとして有するMOSトランジスタを形成するために、前記p型半導体基板上に形成されているゲートと、
を備え、
前記第1p+ 型領域と第1n+ 型領域とが半導体装置の入出力端子と接続され、第2p+ 型領域と第2n+ 型領域とが第1電圧端子と接続されており、前記ゲートが前記第1電圧端子よりさらに低い電圧の第2電圧端子と接続されていることを特徴とする半導体装置の保護素子。 - 前記第3、第4n+ 型領域が前記第1、第2n+ 型領域よりさらに高いドーピング濃度を有していることを特徴とする、請求項1に記載の半導体装置の保護素子。
- 前記第1n型領域、前記第1p+ 型領域、前記第1n+ 型領域、前記第3n+ 型領域はそれぞれ前記第2n型領域、前記第2p+ 型領域、前記第2n+ 型領域、前記第4n+ 型領域と前記ゲートから対称的、かつ同一形態で配置されることを特徴とする、請求項1に記載の半導体装置の保護素子。
- 第1導電型の半導体基板と、
前記半導体基板に形成されており、前記半導体基板に形成されている第1導電型の第1領域と第2導電型の第2領域とを有する第2導電型の第3領域と、
前記半導体基板の前記第2導電型の第3領域と離れた位置に形成されており、前記半導体基板上に形成されている第1導電型の第4領域と第2導電型の第5領域とを有する第2導電型の第6領域と、
前記半導体基板の前記第2導電型の第3領域と前記第2導電型の第6領域との間に形成されており、前記第2導電型の第3領域と接触している第2導電型の第7領域と、
前記半導体基板の前記第2導電型の第3領域と前記第2導電型の第6領域との間に形成されており、前記第2導電型の第6領域と接触している第2導電型の第8領域と、
前記第2導電型の第7領域と前記第2導電型の第8領域とをソースとドレインとして有するMOSトランジスタを形成するために、前記半導体基板上に形成されているゲートと、
を備え、
前記第1導電型の第1、第4領域が前記半導体基板よりさらに高いドーピング濃度を有し、前記第2導電型の第2、第5、第7、第8領域が前記第2導電型の第3、第6領域よりさらに高いドーピング濃度を有し、
前記第1、第2領域が半導体装置の入出力端子と接続され、前記第4、第5領域が電源端子と接続されており、前記ゲートがオフ電圧の印加を受けることを特徴とする半導体装置の保護素子。 - 前記半導体基板と第1導電型の領域とはp型導電体を、第2導電型の領域はn型導電体を含むことを特徴とする、請求項4に記載の半導体装置の保護素子。
- 前記第2導電型の第7、第8領域が前記第2導電型の第2、第5領域よりさらに高いドーピング濃度を有していることを特徴とする、請求項5に記載の半導体装置の保護素子。
- 前記第2導電型の第2領域と第5領域、前記第1導電型の第1領域と第4領域及び前記第2導電型の第7領域と第8領域が前記ゲートに対称的、かつ同一形状で配置されることを特徴とする、請求項4に記載の半導体装置の保護素子。
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